スピントランジスタの基本技術を開発 　 ―　高速・低消費電力、メモリにもなる次世代半導体　―

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1 スピン MOS トランジスタの基本技術を開発 高速 低消費電力 不揮発の次世代半導体 本資料は 本年米国ボルチモアで開催の IEDM(International Electron Devices Meeting 2009) における当社講演 Read/Write Operation of Spin-Based MOSFET Using Highly Spin-Polarized Ferromagnet/MgO Tunnel Barrier for Reconfigurable Logic Devices に関するものです ( 現地時間 12 月 7 日 14:00 講演 講演番号 9.2) 本成果の一部は NEDO ナノテクノロジープログラム / ナノテク 先端部材実用化研究 / 高スピン偏極率材料を用いたスピン MOSFET の研究開発 によるものです 0

2 開発の背景 (1) 微細化技術の時代新材料技術の時代新概念素子の時代 MOS トランジスタ 70nm 30nm スピントランジスタ 110nm 比例縮小の法則 強磁性体 n ゲート半導体 Si n MTJ シリコン 酸化膜 (SiO 2 ) アルミニウムだけで作るトランジスタ 微細化だけで高性能化 新材料投入による高性能化 (High -K ゲート絶縁膜 メタルゲート Cu 配線 Low-K 層間絶縁膜 ) 従来型トランジスタの破綻新概念デバイスの創造 比例縮小の法則に沿った微細化による高性能化は物理的限界に直面しつつある CMOSの消費電力増大が問題となっており 新原理のトランジスタが求められる スピントランジスタは 高速 低消費電力 不揮発で Si CMOS 技術との融合性が良い理想的な素子と言える 1

3 開発の背景 (2) 消費エネルギー密度 (W/cm 2 ) Dynamic & Static Power for CMOS scaling Dynamic Power Static Power ゲート長 (μm) 参照 : R. Puri et al., Design Automation Conference (DAC) 微細化に伴う性能上の課題 遅延時間 ( 相対値 ) Relative delay Gate Global 配線 ゲート長 (μm) Local 配線 参照 :International Technology Roadmap for Semiconductors (ITRS) 2005 微細化に伴う消費電力の増大 メモリとロジックをつなぐグローバル配線が長くなり信号が遅延 2

4 開発の背景 (3) 不揮発メモリ機能を有する高性能トランジスタは1つの解現状のロジックチップ (ASIC) 将来 多数のAND,OR 回路の最適配置必要 AND 回路 OR 回路 A 入力 A 出力 Y B Y 入力 B スピンを用い同一回路で全てのロジックを後からプログラムできる回路が実現できれば全ての問題が解決できるスピントランジスタ ソースゲート ドレイン MOS トランジスター 強磁性体 リーク電流 6 個のトランジスタで構成された揮発メモリ Global 配線 ロジック部 ロジック部 ロジック部 キャッシュメモリ部,DRAM 強磁性体のスピンは半永久に保たれる スピン 高速 後からソフトでハード ( ロジック ) を修正可能 3

5 基本原理 (1) トランジスタ (FET) のしくみ FET:Field-Effect Transistor ( 電界効果トランジスタ ) 端子 1 端子 2 端子 3 電圧 ソース / ドレイン間電流 電流 Off ON ゲート電圧 2 つの端子の間に流れる電流を中央の端子で制御するスイッチ機能を持つ素子 図のように金属 (metal)- 酸化物 (oxide)- 半導体 (semiconductor) の並ぶ一般的な構造のトラジスタは これらの頭文字をとって MOS 型 トランジスタと呼ばれる 4

6 基本原理 (2) スピンとは 強磁性体の電子状態 エネルギー 非磁性体の電子状態 (Al, Cu など ) 通常の強磁性体 (Fe, Co など ) ハーフメタル強磁性体 ( ホイスラー合金など ) フェル準位 E F E F E F Gap Up スピン電子と Down スピン電子の数は同数 Up スピン電子と Down スピン電子の数が異なる Up スピン電子のみが電気伝導に寄与できる 5

7 基本原理 (3) スピン流とは 強磁性層 非磁性層 スピン拡散長 λ:0.1~10μm 電子の平均自由行程 :0.01~0.1μm 界面 スピン拡散長 :λ μ F E F 強磁性層 非磁性層 エネルギー μ N μ N 強磁性層 非磁性層 距離 X 強磁性体 / 非磁性体接合バンド模式図 強磁性層 / 非磁性体接合の化学ポテンシャルの空間分布 電圧を印加すると スピン拡散長の距離だけスピンの向きの情報を伝えることが可能 6

8 基本原理 (4) スピン伝導の基本原理 ( 例 : 強磁性トンネル接合 (TMR)) 平行磁化配置 (P) トンネル障壁磁性層磁性層 抵抗小 トンネル障壁 反平行磁化配置 (AP) トンネル障壁磁性層磁性層 抵抗大 トンネル障壁 7

9 基本原理 (5) スピントランジスタとは ソース / ドレインに強磁性層を配置したトランジスタ 今回は 一般的な MOS 型トランジスタを用いたスピン MOS トランジスタを開発 Spin MOSFET( 今回 ) Spin FET( 従来 ) Datta&Das 型トランジスタ ソースゲート ドレイン ソース ゲート ドレイン 強磁性体 微細化可能 Si CMOS 技術への適合性良好 S. Sugahara and M. Tanaka, APL 29, 2307 (2004). チャネル長 2DEG III-Vチャネル材料 チャネル長 >125 nmが必要 ( 微細化に不向き ) S. Datta and B. Das, APL 56, 665 (1990). 8

10 今回開発したスピン MOS トランジスタ (1) 素子構造 強磁性体 ゲート 書込み用強磁性トンネル接合 (MTJ) メモリ機能 読出し動作 トンネル障壁 スピン伝導 Si Spin-transfer Torque Switching MOSFET (STS-MOSFET) 平行磁化配置 (P) 反平行磁化配置 (AP) Half-metal (HM) SC HM HM SC HM Gap 9 抵抗小 抵抗大

11 今回開発したスピン MOS トランジスタ (2) 書込み動作 スピン注入書込み (Spin transfer torque switching:sts) 順方向電流 反平行磁化配置 (AP) 平行磁化配置 (P) 逆方向電流 P AP 強磁性体 Spin Current Spin Current 10

12 補足 : スピン偏極ソース / ドレイン電極の構造 スピン偏極しやすいハーフメタル材料を導入 強磁性体 / 半導体の界面制御技術によりミキシング防止と低抵抗化を実現 Heusler alloy Co 2 Fe(Al,Si) 1 トンネル障壁 1.2 nm 2 Si 3 1 ホイスラー合金材料 ( ハーフメタル材料 ) 2 トンネル障壁 (1.2nm): スピンフィルター 拡散バリア ハーフメタル材料 Co 2 FeAl 1-x Si x 3 シリコン E F Gap 11

13 補足 : 界面特性 (1) 10 5 RT 室温 ( ) RA [Ω (μm) 2 ] 界面抵抗 : CoFeB/MgO/SiOx CoFe/MgO CoFeB/MgO CFAS/MgO CoFeB/SiOx Doping density [cm -3 ] 不純物ドープ量 : 強磁性体 / トンネル障壁 / 半導体界面の低抵抗化に成功 MOS トランジスタ動作が可能 12

14 補足 : 界面特性 (2) 素子の光学顕微鏡写真 半導体を介したスピン依存伝導を観測 Si 中のスピン拡散長 >10μm 半導体を介した信号出力 [mv ] L=10μm L=1μm 磁場 [ Oe ] 12 K 半導体を介した信号出力 [mv ] Exp. data Fitting curve f(x) = Aexp(-x/λ) λ=10.5μm N d ~10 17 cm -3 T= 12K 磁性体間の距離 [ μm ] 13

15 補足 : バックゲート型スピン MOSFET ソース ドレイン 模式図 書き込み用 MTJ V d n + Si n + SiOx ( 埋め込み酸化膜 ) バックゲート 断面 TEM 写真 反転層チャネル Si MTJ V G 今回は総合動作実証のため バックゲート型スピン MOSFET 構造を採用 電極 埋込み酸化膜 200 nm バックゲート (Si 基板 ) 14

16 実証データ (1) ゲート電圧に依存した I ds V ds 特性 デバイス抵抗の磁化配置による変化 Rds-Vds 特性 ソース - ドレイン間電流 I ds [μa] MTJ: parallel RT V g =10V 9V 8V 7V 6V V ds [V] ソース-ドレイン間電圧 トランジスタ動作を確認 ソース - ドレイン間抵抗 R ds [ohm] RT Parallel Anti-parallel V g =3V 7V 4V 5V 6V V ds [V] ソース-ドレイン間電圧 スピン配置による抵抗変化を観測 15

17 実証データ (2) 読み出し 書き込みの総合基本動作を高信頼性 高耐性で実現できることを確認 ソース ドレイン 磁化反平行 ( 高抵抗 ) 書き込み用 MTJ V d n + Si n + SiOx ( 埋め込み酸化膜 ) バックゲート 抵抗変化 MTJ 磁化配置 反転層チャネル V G 磁化平行 ( 低抵抗 ) RT 30,000 30,010 30,020 書き換え回数 (1 目盛 1 回書き換え / 読み出し ) スピン注入磁化反転による書き換え繰り返し耐性試験結果 >30000 回の読出し 書込み繰り返し動作を確認 16

18 将来展望 演算器 Reconfigurability ( 再構成可能機能 ) を有する不揮発性 MOS トランジスタ 配線遅延時間削減 高速化, チップ面積削減, クイックオン, 不揮発 同一チップで多彩な機能を実現, パワーゲーティングによる低消費電力化 現在のリコンフィグデバイス ( FPGA) メモリー スピントランジスタを用いたシステム LSI - メモリと Logic の融合 - 入力 スピン FPGA CLOCK いつでも最先端ハードが使えるユビキタス時代へ! 最先端医療 / 福祉 / 家電 最新鋭ハードを提供 演算器メモリー配線配線遅延時間大揮発 ( 使用 ) 面積大 低速 データ転送を局所化 配線遅延時間削減 spin MOSFET MUX 回路 出力 0 比較器 出力 4 入力 1 出力 LUT 回路同一チップで様々な製品に搭載可能スピン状態を変えるだけであらゆる論理回路が実現 脳型メモリ 柔軟な機能を有する脳型メモリ実現へ! 大規模 / 高速 /flexibility Toshiba 17

19 補足 :Reconfigurability ( 再構成可能機能 ) ASIC 多数のAND,OR 回路の最適配置必要 AND 回路 入力 A 入力 B FPGA 問題点 MOS トランジスター トランジスタ 6 個で構成された高速 揮発メモリ 1) SLOW.. 1/10 of ASIC 2) Large.. 10 times of ASIC 3) Ultra High Power FPGA:Field programmable gate array 18 / OR 回路 A 出力 Y B FPGA IN0 IN1 IN2 IN3 Y nmosfet OUT multiplexer Spin-MOS トランジスタ Spin n トランジスタ数 :1/3 Gate Si IN0 IN1 IN2 IN3 n スピン FPGA Reference nmosfet Spin MOSFET 強磁性体 Operate ( 出典 : 東芝, SSDM 2008) OUT 18

20 まとめ MOS トランジスタの電極に磁気トンネル接合 (MTJ) を配置する独自のスピン MOS トランジスタを開発し 読み出し動作 書き込み動作 ( スピン注入磁化反転による磁化書き換え ) 繰り返し耐性を実証した これにより 世界で初めて スピン MOS トランジスタの基本総合動作に成功した スピン MOS トランジスタは 微細化によらず高速化でき 低消費電力 不揮発性など優れた特長がある トランジスタをいくつも用いる をスピン MOS トランジスタ一つに置き換えることも可能 さらに 製品完成後に回路の再構成が可能なため FPGA のような利便性も持つ 今後 本技術を将来の不揮発ロジック LSI 候補のひとつと位置づけ 特性の向上に向けた材料 構造 回路設計の改良などを進めるとともに 最先端医療機器 高機能デジタル家電 脳型メモリなど応用回路の可能性を追求し 2015 年以降の実用化を目指す 19