Microsoft Word - DA2007_BoostedWL-SRAM_ver1c.doc

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1 ワード線昇圧を用いた低消費電力メモリ設計方式 飯島正章, 瀬戸カヨコ, 沼昌宏, 多田章, 一法師隆志 神戸大学, ( 株 ) ルネサステクノロジ 概要近年のシステム LSI に搭載されるメモリとして代表的な SRAM は, プロセスの微細化による性能向上, 省電力化の実現が困難となっている これは, 製造ばらつきの影響や, 電源電圧低下により SRAM の安定したデータ書き込み / 読み出し動作が困難となるためである 本研究では, 従来技術では困難とされていた低電源電圧動作を可能とするとともに, しきい値電圧のばらつきに起因するアクセス時間の変動抑制を目的として, ワード線昇圧型の SRAM を提案する Boosted Word Line Voltage Scheme for Low Power SRAM Masaaki Iijima, Kayoko Seto, Masahiro Numa, Akira Tada, and Takashi Ipposhi Kobe University Renesas Technology Corporation, Abstract Instability of SRAM memory cells derived from the process variation and lowered supply voltage has recently been posing significant design challenges for low power SoCs. In this paper, we address a boosted word line voltage scheme in order to shorten the access time and suppress the impact of variation in the threshold voltage on performance even at ultra low supply voltage less than 0.5 V. 1. はじめに近年, プロセスの微細化限界にともなう Red Brick Wall の一つとして恐れられているのが消費電力の増加問題である [1] 特に携帯機器に搭載されるシステム LSI にとって, 消費電力の制約を満たしつつ性能を向上させることは容易でなく, 低消費電力化技術の導入は必須となっている また, オンチップメモリがシステム LSI に占める割合は面積, 消費電力ともに年々増加しており, いかに低消費電力で動作する SRAM(Static Random Access ) を設計するかが重要となってくる [2] LSI の消費電力を最も効果的に削減する方法は, 電源電圧を下げることである 低電源電圧化は, 動作電力のみならず, サブスレッショルド リークやゲート リークに代表されるリーク電力の削減にも寄与するからである SRAM を低電圧で動作させる場合, ゲートを駆動する電圧が低いためメモリセルのオン電流が減少し, 電源電圧の低下にともないアクセス速度は著しく低下する また, メモリセルの読み出し動作の安定性を表す SNM(Static Noise Margin)[3] が減少するなど,SRAM セル動作の安定性が悪化する問題を引き起こす SRAM の低電圧動作を可能とする回路技術として, メモリセル内のみ通常よりも 高い電源を割り当てる方式 [4] や読み出し専用ポートを付加する 8T-SRAM [5] などが知られている しかし, これらは SNM を改善する点においては有効であるが, 低電圧動作におけるアクセス速度の低下問題は解決できない そこで, メモリセルが動作する期間にワード線 () 電圧をパルス型の高電圧とする方式を提案し, アクセス速度の向上を実現する 従来のワード線電圧昇圧方式は単純に高電位を割り当てるだけであるため, 書き込み特性の改善には有効であるが, 読み出し特性が低下する問題がある 提案手法は, ワード線電位の昇圧をパルス型にすることでメモリセルの書き込み / 読み出し動作を実行する瞬間に限定したワード線の昇圧が可能となるため, 読み出し特性の低下を抑制できる さらに, 本手法は単一電源のみ使用する昇圧回路方式であるため, 複数電源を考慮した設計が不要となる長所をもつ 2. ワード線昇圧型ドライバ回路を用いた SOI-SRAM 図 1 に示す 6T-SRAM において, 低電圧動作におけるアクセス速度の低下を回避するためには, ワード線 () の電圧を高めてアクセス トランジスタのオン

2 電流を増加させることが有効である ワード線の昇圧により, ビット線からインバータ ラッチ内へ流れ込む電流が増加するため, メモリセルのデータ書き込み / 読み出し時間が短縮される 本章では,MOS キャパシタとして昇圧トランジスタを採用し, 容量カップリングを用いたワード線昇圧型ドライバ回路を提案する 2.1 ABC-SOI キャパシタ MOS キャパシタを用いた容量カップリングによる昇圧効果を高めるために, 動的ボディ バイアス制御を用いた ABC-SOI(Active Body-biasing Controlled Silicon On Insulator ) キャパシタを提案する ABC-SOI デバイス [6], [7] は, 直接ボディ コンタクトを設けており, ゲートとボディ領域が直結したデバイス構造をとるため, カップリングに寄与する容量が拡大する 従来のボディ固定 SOI と ABC-SOI キャパシタを比較すると, 図 2 に示すように, 従来のカップリングは主にゲートとソース / ドレイン間のオーバーラップ容量 (C GS,C GD ) に依存していたが,ABC-SOI キャパシタでは, これに加えてボディとソース / ドレイン間の容量 (C S-body,C D-body ) によって MOS キャパシタとしての容量が増加する 実際の容量はトランジスタサイズとゲート電圧に依存するため, ゲート長 L = 0.18 µm, ゲート幅 W = 10, 20 µm の MOS キャパシタに対し, ゲート電圧を V gs = Access BL Load Driver BLB 図 1 SRAM メモリセル Access 0.3 ~ 0.6 V と変化させた場合のゲート-ソース / ドレイン間容量を SPICE シミュレーションにより算出した 図 2 に示す結果より, 容量はゲート電圧に比例して増加する これは, オーバーラップ容量は一定の値であるが, トランジスタのチャネル部分の容量がゲート電圧に比例して増加するためである さらに, ABC-SOI キャパシタにおいては, ボディとソース / ドレイン間容量 (C S-body, C D-body ) によって, 容量が 1.5~1.6 倍に増加している 2.2 ワード線昇圧型ドライバ回路 図 3 に, 提案するパルス型の高電圧ワード線電位を生成するための容量カップリングを用いたドライバ回路を示す 提案方式は, 通常のワード線ドライバ回路に加えて,ABC-SOI キャパシタに相当する昇圧トランジスタを含む 3 つのトランジスタ ( 昇圧 nmos, 分離 nmos, 伝送 pmos) と遅延回路を追加した構成である 提案するワード線昇圧型ドライバ回路の動作につ Isolation Delay circuit Transmission C BS (W BS ) V Boost for capacitive coupling BL 0 BLB 0 BL 1 BLB 1 BL 2 BLB 2 (a) Driver with single boost BL 0 BLB 0 BL 1 BLB 1 BL 2 BLB 2 V C BS /2 C BS /2 (W BS /2) (W BS /2) (b) Driver with double stages of boost s 図 3 ワード線昇圧型ドライバ回路 Capacitance [ff] ABC-SOI W = 20µm Gate C GS C GD Source Drain Body-tied SOI capacitor C GS C GD V V 10.0 W = 10µm Body-tied SOI Gate voltage (V gs ) [V] C S-body C D-body ABC-SOI capacitor V DD t 図 2 昇圧トランジスタの容量比較 図 4 ワード線電位の昇圧波形

3 いて述べる まず図 3 (a) に示す昇圧トランジスタを 1 つ用いる回路において, 図 4 に示すように入力信号 が Low High と変化した瞬間は, 伝送トランジスタのゲート信号は Low であるため, が遅延回路を経由して伝送トランジスタのゲートへ到達するまではオン状態を保持し, この間にメモリセルに印加されるワード線電圧 (V ) は電源電圧まで上昇する 次に, 入力信号が遅延回路を経由し, 伝送トランジスタのゲートに High が到達してオフ状態に変わると同時に, 昇圧トランジスタの容量カップリングによりワード線電位は電源電圧以上に昇圧される その後, 伝送トランジスタのしきい値電圧 (V tp ) が V V DD > V tp の条件を満たすと, 電荷放電により昇圧されたワード線電位が下降する そこで, 図 3 (b) のように昇圧トランジスタを 2 段構成とすることで,1 段目の昇圧トランジスタが, ワード線電位の昇圧開始時に完全にオフしていない伝送トランジスタを経由する電荷放電を防止でき, その結果 V の昇圧効果を高めることが可能となる 以上の原理により, 提案手法は通常の SRAM 回路に対して, 書き込み / 読み出し時間を短縮できる さらに, 動作速度を一定とした場合, 電源以上に昇圧する効果により, 従来よりも低電圧での動作が可能となる点が特徴である 2.3 ワード線電位の昇圧効果ここで, 本方式によるワード線電圧の昇圧効果は昇圧トランジスタの容量カップリングに起因するため, ワード線電位 V は, V C = + (1) BS 1 VDD C total まで上昇する すなわち, カップリングによるワード線電位の上昇効果は, 昇圧トランジスタのゲート-ソー V / VDD 2.0 W BS = 20 µm W BS = 10 µm ,000 1 ワード当たりのメモリセル数 図 5 ワード線電位の昇圧効果 ス / ドレイン間の容量 (C BS ) が, ワード線の配線容量 (C ) を含む全容量 (C toal ) を占める割合に依存する ここで, C BS は昇圧トランジスタのゲート幅に比例し, C はワード線の長さ, すなわち 1 本のワード線が駆動するメモリセルの数に比例する 1 行に配列されるメモリセル数と電源電圧に対するワード線電位の比率 V / V DD の関係を式 (1) に基づき算出した結果を図 5 に示す 簡単化のため,C total = C BS + C と仮定している カップリングに寄与する昇圧トランジスタの容量は, ゲート幅 W BS = 10 µm,20 µm のとき, それぞれ C BS = 14 ff,28 ff とし, メモリセル当たりのワード線の配線容量は C = 1.25 ff/cell としている 計算の結果, ワード線電位は, 各行のメモリセル数が増加するにつれて電源電圧からの上昇幅が減少する 昇圧の効果は, 例えば 1 行に 32 bit のメモリセルが配列されると想定した場合, 昇圧トランジスタのゲート幅を W BS = 20 µm としたき, ワード線の電位は最大で電源電圧よりも 40 % 高い値まで上昇する 3. 回路シミュレーションによる評価と考察 提案するワード線昇圧型 SRAMの評価を行うために,0.18 µm の PD-SOI プロセスにおいて,BSIM3 にもとづく SOI 用トランジスタ モデルを用いて HSPICE により回路シミュレーションを行った nmos,pmos のしきい値電圧を, メモリセル内は V th-n = 0.34 V, V th-p = 0.42 V, アドレスデコーダおよび周辺回路は V th-n = 0.24 V, V th-p = 0.34 V としている ここで, しきい値電圧 V th とは, ドレイン電圧 V ds = 1.8 V の時, ドレイン電流 I ds = 1 µa/µm を満たすゲート電圧 V gs で定義しており,HSPICE シミュレーションにより算出した ワードの昇圧型ドライバ回路のトランジスタサイズについて, 昇圧トランジスタは W = 20 µm, それ以外は W = 5 µm と設定している 面積評価に関しては, 提案手法を実装した 8Kbit のメモリアレイを設計した結果, 従来のワード線ドライバ回路を使用する場合と比べて, ワード線昇圧型ドライバに起因する面積増加は 10 % であった ここで, チャージポンプを使用する昇圧方式と比較した場合は, メモリ容量が増加すればチャージポンプの面積は相対的に減少するが, 昇圧電位 -GND 間の電位差を安定化するデカップル容量を増加させるなど, 昇圧電位の揺らぎを抑制する設計が必要となる これに対して提案手法では, 選択する 1 本のワード線のみ昇圧するため, メモリ容量

4 が増加してもデカップル容量のような特別な追加回路は不要という長所がある 評価項目は, 電源電圧を V DD = 0.35 ~ 0.6 V と低電圧に設定した場合の動作波形について考察するとともに, 書き込み / 読み出し時間の電源電圧特性を評価する 次に, しきい値電圧ばらつきを想定したアクセス時間の変動を解析する そして消費電力の削減効果について述べる 3.1 書き込み / 読み出しアクセス時間比較メモリセルの書き込み / 読み出し時間を評価した結果を図 6 に示し, 電源電圧が V DD = 0.4 V の場合の動作波形を図 7 に示す 書き込み動作に関しては, クロック (CK), ワード線 (), そしてメモリセルのデータ保持ノード (Data node) の電位波形を図 7 (a) に示す ここでの書き込み時間は, クロック (CK) が Low High と変化してからメモリセル内のデータ保持ノード (Data node) が反転するまでに要する時間としており, 各信号の入力波形が V DD / 2 を通過する点を基準としている 図 6 より, 電源電圧の低下にともなってメモリセルの駆動力が低下するため, 両手法とも書き込み時間は指数的に増加する ただし, 電源が 0.5 V より高い条件では, 従来法が高速に書き込み動作を完了するが, 電源が 0.5 V 以下になると, 関係が逆転し, 提案手法が高速に動作する結果を示した これは, が立ち上がりに要する信号遷移時間 t とアクセス トランジスタのゲート遅延 t access との関係に依存する 高い電源電圧で駆動する場合,t と t access はほぼ同等の伝搬時間となる そして, 図 7 (a) に表されるように, 提案手法の t は負荷容量の増加により従来法より も大きくなるため, データの書き込みは従来法が高速となる その一方で, 電源電圧を下げた状態では, t に比べて t access が大幅に増加するため, 提案手法における t の増加は隠蔽され, アクセス トランジスタを高い電源で駆動する提案手法が t access を短縮する効果をもたらす その結果, 電源電圧が 0.5 V の時 10 %,0.35 V の時 38 % 書き込み時間が短縮される結果を示すといった, 電源電圧が下がるほど提案手法の昇圧回路による効果が大きく表れる傾向がみられた 次に, 読み出し時間に関する評価結果について述べる クロック (CK), ワード線 (), ビット線 (BL), そしてセンスアンプが検出したデータ信号 (BL out ) の波形を図 7 (b) に示す 読み出し時間は, メモリセルが 0 を記憶している状態でビット線のプリチャージ動作を完了した後, クロック (CK) が Low High と変化してからセンスアンプが 2 本のビット線の電位差を検出してデータ信号 (BL out ) を出力するまでの時間とした 図 6 より, 書き込み時間と同様に, 1000 Read Write Supply voltage [V] 図 6 SRAM のアクセス時間 (normal) () (normal) () CK BL(normal) 19.3 ns 29.1 ns 82.5 ns 131 ns BL() Data node(normal) Data node() CK BL out() BL out(normal) (a) Write mode (b) Read mode 図 7 シミュレーションによる動作波形評価 (V DD = 0.4 V)

5 電源電圧の低下に伴って読み出し時間は指数的に増加する結果が得られた 従来法と提案手法を比較すると, 電源が 0.6 V の時 15 %,0.35 V の時 30 % 読み出し時間が短縮された 読み出し時間は, ビット線にプリチャージされた電荷をメモリセルへ放電し, ビット線の電位をいかに高速に引き下げるかに依存する 図 7 (b) に示すように, 提案手法においてワード線電位は電源電圧以上にまで昇圧されるためアクセス トランジスタのオン電流が増加し, メモリセルへの放電が高速となる これにより, ビット線の電位が Low へ遷移する時間が短縮され, ビット線電位差を検出するセンスアンプはデータを高速に読み出すことができる 3.2 しきい値ばらつきによるアクセス時間変動の評価 SRAM の低電圧動作を困難とする要因の一つにしきい値電圧 (V th ) のばらつきによる影響が問題となっている 電源電圧が低下すると, これまで飽和領域で動作していたトランジスタの電流特性が, 線形領域での動作へと近づく すなわち,0.5 V といった Sub-1V での動作においては電源電圧がしきい値電圧に接近するため, サブスレッショルド特性を考慮しなくてはならない SRAM メモリセルにおいては, 書き込み / 読み出し動作時にメモリセル内のインバータ ラッチとビット線を接続するアクセス トランジスタの電流特性が回路性能に影響を及ぼす アクセス トランジスタを駆動するゲート電圧が低い状態では, メモリセル内のしきい値電圧が変動するとオン電流が変化し, その結果メモリセルのアクセス時間にばらつきが発生する そこで, しきい値電圧の変動による アクセス時間への影響をワースト解析およびモンテカルロ解析で評価する はじめに, 電源電圧を V DD = 0.5 V, しきい値電圧を平均 V th0 = 346 mv と設定し,V th = V th0 ± 10 % の範囲で変動させた場合のアクセス時間の変動を HSPICE シミュレーションにより評価した結果を図 8 に示す 書き込みおよび読み出し動作において, 提案手法が高速に動作している 書き込みに比べて読み出し時間が長いのは, 読み出し時のプリチャージ動作で充電されたビット線から電荷を放電する時間が長いためである ビット線からの電荷放電は, アクセス トランジスタのオン電流に依存するため, しきい値の変動による読み出し時間の影響が大きい 例えば, 読み出し時間の最悪値 (V th = V th0 + 10%) は最良値 (V th = V th0 10%) と比べて従来法で 2.54 倍に増加している その一方で, 提案手法は 1.99 倍に抑制可能である また同様に, 書き込み時間の変動に関しても, 従来では 1.53 倍の変動があったが, 提案手法における最悪値と最良値の比率は 1.21 倍に削減でき, しきい値電圧の変動に対するアクセス時間の影響を低減できる結果を得た 次に, しきい値電圧のグローバル / ローカルばらつきを考慮して,HSPICE による 1,000 パターンのモンテカルロ解析によりアクセス時間の変動を算出した シミュレーションで想定したばらつきは, しきい値電圧の標準偏差 σ に対して,3σ がしきい値電圧 V th の 10 % に相当するように, トランジスタ モデルのパラメータを変動させた また, しきい値電圧のばらつきは, グローバル / ローカル成分ともに 50 % ずつとした 図 9 に, アクセス時間の度数分布と平均値 (µ), 標準偏差 (σ) を示す 提案手法によって, アクセス ( V th0 10%) 2.54x Read 1.53x ( V th0 3.3%) ( V th0 ) ( V th %) ( V th0 +10%) Write 1.99x 1.21x Occurrences µ = 5.39 ns σ = 0.23 ns µ = 5.78 ns σ = 0.37 ns VDD = 0.5 V, Vth0 = 346 mv Threshold voltage (V th ) [mv] 図 8 しきい値ばらつきによるアクセス時間の変動 図 9 しきい値電圧のグローバル / ローカルばらつきを考慮したアクセス時間の変動解析

6 時間の平均値は 7 %, 標準偏差は 38 % 改善した その結果, アクセス時間のばらつきを表す変動係数 (σ/µ) が 6.4 % から 4.3 % へと縮小され, ばらつきを抑制する効果が得られた 3.3 消費電力の削減効果提案手法によるアクセス時間の短縮効果は, 動作速度を一定とした場合の消費電力削減につながる そこで, 動作速度が一定となるように電源電圧を調節した上で消費電力を比較した結果を図 10 に示す その結果, 提案手法ではワード線昇圧ドライバ回路による消費電力増加分を考慮しても最大 30 % の電力削減効果が得られた これは, メモリが消費する電力の大部分をビット線の充放電電力が占めているためと考えられる 提案するワード線昇圧ドライバは, ワード線で選択されたメモリセルが書き込み / 読み出し動作を実行している瞬間のみワード線電位を昇圧する方式であるため, 電力の増加は小さいと見積れる 4. まとめ本稿では, 製造ばらつきの影響や, 電源電圧低下によって安定動作が困難となっている SRAM に関して, 低電圧動作においても高速にメモリセルの書き込み / 読み出し動作を実現するため, ワード線電圧を昇圧する回路方式を提案した ワード線信号で選択されたメモリセルが,MOS キャパシタによるカップリングを用いてアクセス期間のみパルス型の高電圧を印加する これによりアクセス トランジスタの電流を増加させ, 安定かつ高速動作を実現した 提案手法は単一の電源電圧のみ使用するため, 従来の複数電源を用いる方式に比べて設計が容易という長 Power consumption [nw] x 0.74x 0.70x 所がある 本手法を適用したメモリを設計した結果, 電源電圧 0.4 V といった低電圧動作においてアクセス時間が 37 % 改善するとともに, しきい値ばらつきに起因するアクセス時間の変動を削減する効果を得た 参考文献 [1] 石内秀美, 国際半導体技術ロードマップ (ITRS) と半導体集積回路の技術動向, 第 9 回システム LSI ワークショップ,pp ,2005 年 11 月. [2] 石橋孝一郎, オンチップメモリの低電力化と微細化への挑戦, 第 9 回システム LSI ワークショップ, pp , 2005 年 11 月. [3] E. Seevinck, F. J. List, and J. Lohstroh, Static-Noise Margin Analysis of MOS SRAM s, IEEE Journal of Solid-State Circuits, vol. SC-22, pp , Oct [4] M. Yamaoka, K. Osada, and K. Ishibashi, 0.4-V Logic Library Friendly SRAM Array Using Rectangular-Diffusion and Delta-Array- Voltage Scheme, 2002 Symposium on VLSI Circuits Digest of Technical Papers, pp , June [5] L. Chang, D. M. Fried, J. Hergenrother, J. W. Sleight, R. H. Dennard, R. K. Montoye, L. Sekaric, S. J. McNab, A. W. Topol, C. D. Adams, K. W. Geuarini, and W. Haensch, Stable SRAM Design for the 32nm Node and Beyond, 2005 Symposium on VLSI Technology Digest of Technical Papers, pp , June [6] Y. Hirano, T. Matsumoto, S. Maeda, T. Iwamatsu, T. Kunikiyo, K. Nii, K. Yamamoto, Y. Yamaguchi, T. Ipposhi, S. Maegawa, and M. Inuishi, Impact of 0.10 µm SOI CMOS with Body-Tied Hybrid Trench Isolation Structure to Break Through the Scaling Crisis of Silicon Technology, IEEE International Electron Device Meeting Technical Digest, pp. 467, [7] Y. Hirano, T. Ipposhi, H. Dang, T. Matsumoto, T. Iwamatsu, K. Nii, Y. Tsukamoto, H. Kato, S. Maegawa, K. Arimoto, Y. Inoue, M. Inuishi, and Y. Ohji, Impact of Actively Body-bias Controlled (ABC) SOI SRAM by using Direct Body Contact Technology for Low-Voltage Application, IEEE International Electron Device Meeting Technical Digest, pp , Dec 図 10 速度を一定とした場合の消費電力削減効果