AN 386: Quartus II ソフトウェアでのパラレル・フラッシュ・ローダの使用

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1 FPGA の集積度が増加される場合 より大きいコンフィギュレーション ストレージの必要性も高まっています システムにコモン フラッシュ インタフェース (CFI) が内蔵されている場合は そのシステムを FPGA コンフィギュレーション ストレージにも利用できます MAX II デバイスのパラレル フラッシュ ローダ (PFL) 機能は JTAG インタフェースを介して CFI フラッシュ メモリ デバイスをプログラムする効率的な方法 および Altera FPGA に対するフラッシュ メモリ デバイスからのコンフィギュレーションを制御するロジックを提供します 図 1 に MAX II デバイスの PFL 機能を示します Quartus II Software using JTAG MAX II CPLD PFL Passive Serial or Fast-Passive Parallel Interface (2) Altera FPGA Common Flash Interface CFI Flash Memory (1) 図 1 4 ページの表 1 MAX II PFL は 以下の機能を備えています MAX II JTAG インタフェースを介して CFI フラッシュ デバイスのプログラミング ACEX 1K APEX 20K(APEX 20K APEX 20KC および APEX 20KE を含む ) APEX II Arria シリーズ Cyclone シリーズ FLEX 10K(FLEX 10KE および FLEX 10KA) Mercury および Stratix シリーズの FPGA デバイスの CFI フラッシュからのアルテラ FPGA コンフィギュレーションの制御 MAX II デバイスは JTAG インタフェースおよび CFI フラッシュ メモリのパラレル アドレスまたはデータ インタフェース間のブリッジとして動作します アルテラのコンフィギュレーション デバイスは JTAG インタフェースを介し プログラミングをサポートすることにより イン システムのプログラミングとアップデートすることができます ただし 標準のフラッシュ メモリ デバイスは JTAG インタフェースおよび JTAG インタフェースを介す直接のプログラミングをサポートしてい

2 ません MAX II デバイスでの JTAG インタフェースを使用してフラッシュ メモリを間接的にプログラムすることができます 特別のテストされていないの JTAG モードのとき MAX II JTAG ブロックはロジック アレイに直接に接続されます このモードは MAX II のバウンダリ スキャン セルではなくロジック アレイを介して JTAG チェインを伝達します PFL 機能は Quartus II ソフトウェアで提供された JTAG ストリームを変換して MAX II I/O ピンに接続された CFI フラッシュ メモリ デバイスをプログラムするための JTAG インタフェース ロジックを提供します 図 2 に MAX II デバイスが JTAG インタフェースを介してフラッシュ メモリをプログラムするブリッジとして機能することを示します MAX II CPLD Quartus II Software using JTAG Configuration Data PFL Common Flash Interface Altera FPGA Altera FPGA Not Used for Flash Programming CFI Flash Memory MAX II デバイスはアルテラ FPGA コンフィギュレーションを制御します 専用アルテラのコンフィギュレーション デバイスとは異なり フラッシュ メモリ デバイスは コンフィギュレーション データのみを格納して FPGA コンフィギュレーション プロセスを制御するビルトイン ロジックが含まれていません MAX II デバイスの PFL メガファンクション ロジックは コンフィギュレーション プロセス フラッシュ メモリからのデータの読み込み およびアルテラ FPGA コンフィギュレーションの起動時を判定します 図 3 に MAX II デバイスが FPGA のコンフィギュレーション ントローラとして機能することを示します MAX II CPLD PFL Passive Serial or Fast-Passive Parallel Interface Altera FPGA Common Flash Interface CFI Flash Memory

3 PFL メガファンクションは フラッシュ デバイスをプログラムする機能 または FPGA をコンフィギュレーションする機能 あるいはその両方の機能を柔軟に提供します この機能を個別に実行することによって より少ないロジック エレメントが使用されるという利点があります フラッシュ データを頻繁に変更しない場合 または MAX II デバイスへの JTAG/ISP アクセスがある場合には このオプションを使用してください PFL 機能を作成するには 以下のステップを実行します 1. Flash Programming Only モードを選択することで PFL メガファンクションのインスタンスを作成します 2. ピンを適切に割り当てます 3. フラッシュ デバイスのプログラマ オブジェクト ファイル (.pof) をコンパイルおよび生成します すべての未使用 I/O ピンがトライ ステートされることを確認します 4. Configuration Control Only モードを選択することで その他の PFL メガファンクションのインスタンスを作成します 5. 製品デザインに このコンフィギュレーション コントローラをインスタンス化します 6. フラッシュ デバイスをプログラムする必要がある場合には フラッシュ デバイスの.pof で MAX II デバイスをプログラムして フラッシュ メモリの内容をアップデートします 7. コンフィギュレーション コントローラを含む製品デザインの.pof で MAX II デバイスのプログラムを再プログラムします アルテラ以外のデータでフラッシュをプログラムすることは個別機能の利点の一つです 例えば フラッシュ デバイスには ASSP (Application-Specific Standard Product) の初期化ストレージが備えられています PFL で初期化データのフラッシュをプログラムして 自身のデザイン ソース コードを作成することにより MAX II ロジックでリードおよび初期化コントロールを実装できます 1 すべての未使用ピンは デフォルトでグランドに設定されます フラッシュ プログラミングの時に FPGA のコンフィギュレーションのデータを保つすることは必要がある場合は フラッシュ プログラミングのデザイン ファイルに MAX II のデバイス インタフェースと接続されている FPGA のコモン コンフィギュレーション ピンをトライステートにすることが必要です 1 CPLD プログラミングのときに MAX II デバイスは すべての I/O ピンをトライ ステートします ただし フラッシュのプログラミング及び FPGA のコンフィギュレーションの時に MAX II デバイスが正常に動作して そして I/O ピンはトライステートしていません Quartus II ソフトウェアは プログラミング ブリッジとコンフィギュレーションの PFL メガファンクション ロジックを生成します オブジェクト ファイル (.sof) と 16 進ファイル (.hex) を Quartus II ソフトウェアに入力すると フラッシュ メモリのプログラミング ファイルが作成されます

4 表 1 に PFL メガファンクションでサポートされるフラッシュ メモリ データ幅 コンフィギュレーション モードおよびファイル フォーマットのタイプを示します (1) (1) (2) (3) (4)

5 (1) 表 1 (1) (2) PFL のロジック エレメント (LE) 使用は PFL と Quartus II ソフトウェア設定にによって異なります 正確な LE の使用率を取得する唯一の方法は Quartus II ソフトウェアで正確な設定で PFL デザインをコンパイルすることです.pof (3) (4) PFL は CFI フラッシュ メモリ ブロックにコンフィギュレーション データを異なるページに最大 8 ページまで格納します 複数の FPGA( 例えば 複数の.sof ファイルが 1 ページに保管されている場合 ) が含まれている単一の FPGA チェーンをコンフィギュアするために 1 ページを使用します 許容される総ページ数と各ページのサイズはフラッシュの容量に依存します これらのページで 異なる FPGA チェインのデザイン または同じ FPGA チェインの異なるデザインを異なるページに格納できます

6 .sof を.pof に変換するとき 以下のアドレス モードは ページ アドレスを決定するために利用可能です ブロック モード - ページの開始と終了アドレスを指定できます スタート モード - 開始アドレスしか指定できません 各ページの開始アドレスは 8-K バイトの境界に位置しています ( それは 最初の有効な開始アドレスが の場合に 次の有効な開始アドレスは の増分であることを意味する ) 自動モード - Quartus II ソフトウェアは自動的にページの開始アドレスを決定できます Quartus II ソフトウェアは 128-K バイト境界にページを配置します 例えば 最初の有効な開始アドレスが であれば 次の有効な開始アドレスは の増分です オプション ビット セクタは各ページの開始アドレスを格納します Page-Valid ビットは 各ページが正常にプログラムされるかどうかを示します 正常にページをプログラムした後に Page-Valid ビットをプログラムしてください 未使用のアドレスの位置に 必ずフラッシュ メモリでオプション ビットを格納してください オプション ビット セクタの開始アドレスは 8-K バイトの境界に位置しています.sof を.pof に変換するとき そして PFL メガファンクションを作成するとき オプション ビット セクタの開始アドレスを指定しなければなりません このプロセスについて詳しくは ページの 27 QuartusII ソフトウェア内の PFL メガファンクションのインスタンス化 およびページの 34 フラッシュ デバイスの.sof を.pof に変換 を参照してください 図 4 には CFI フラッシュ メモリ内のページ モードおよびオプション ビットによる実装を示します End Address (1) 8 Bits Option Bits(2) Configuration Data (Page 2) Configuration Data (Page 1) Configuration Data (Page 0) 32 Bits Page 2 Address + Page-Valid Page 1 Address + Page-Valid Page 0 Address + Page-Valid 0x 図 4 表 2

7 ページ開始アドレスのビット 0 ~ 11 は すべてゼロに設定され オプション ビットとして格納されません 図 5 に 各ページの開始アドレスおよび Page-Valid ビットがオプション ビット セクタに格納される方法を示します Bit 7...Bit 1 Bit 0 0x (1) Page Start Address [19:13] Page-Valid Bit 7...Bit 0 0x Page Start Address [27:20] Bit 7...Bit 1 0x Page End Address [19:13] Bit 7...Bit 0 0x Page End Address [27:20] 図 5 表 2 には 異なる集積度の CFI デバイスのバイト アドレス範囲を示します xx xx xx xx xx xx xx xx

8 この項では PFL メガファンクションの入力および出力信号を説明します 図 6 に PFL メガファンクションのシンボルがフラッシュ プログラミングおよび FPGA コンフィグレーションの両方をサポートするのを示します 表 3 に PFL 信号の機能をリストし コンフィギュレーション ピンに必要である外部のプルアップ抵抗を指定します f 特定のアルテラ FPGA ファミリのピンのコンフィギュレーションについて詳しくは Configuration Handbook を参照してください

9 ( 注 1) pfl_nreset pfl_flash_access_granted pfl_clk (2) fpga_pgm[2..0] (2) PFL に対する非同期リセット FPGA のコンフィギュレーションをイネーブルするために High にプルアップしてください それ以外の場合は PFL を使用しないとき FPGA のコンフィギュレーションを防ぐには いつも Low にプルダウンしてください このピンは フラッシュ プログラミングには影響を与えません システムレベルを同期させるために 使用されます このピンは フラッシュへのアクセスを制御するプロセッサまたは任意のアービタでドライブされます PFL をフラッシュ マスターとして動作させる場合は このアクティブ High ピンを永久に High に接続してください pfl_flash_access_granted ピンを Low にプルダウンすることにより JTAG インタフェースがフラッシュおよび FPGAのコンフィギュレーションにアクセスすることを防ぎます デバイスのユーザー入力クロック 周波数は メガファンクションで指定された周波数に一致する必要があり コンフィギュレーション中に 特定の FPGA で指定された最大の DCLK 周波数より高いことはできません (1) コンフィギュレーションに使用するペー ジを決定します fpga_conf_done (2) Ω FPGA の CONF_DONE ピンに接続します コンフィギュレーションが成功した場合 FPGA は High を出力します fpga_nstatus (2) pfl_nreconfigure (2) flash_rdy Ω FPGA の nstatus ピンに接続します コンフィギュレーション中にエラーが発生した場合は FPGA はこのピンを Low にプルダウンします FPGAの再コンフィギュレーションを開始します このピンは High または Low 入力を選択するために 使用できるスイッチに接続されます Low 入力は FPGA の再コンフィギュレーションを開始します バースト モードに使用されます フ ラッシュ メモリの Wait 出力ピンと接続 します この信号を使用して フラッ シュからのデータの読み込みが有効であ ることを示すことができます 接続され ていないとき High にプルアップしてく ださい

10 ( 注 1) pfl_flash_access_request flash_addr[x..0] (5) flash_data[x..0] (5) flash_nce [x..0] flash_nwe flash_noe flash_clk (4) flash_nadv (4) flash_nreset システム レベルの同期化に使用されます 必要な場合 このピンはプロセッサまたはアービタに接続されます JTAG インタフェースがフラッシュにアクセスするか または PFL が FPGA をコンフィギュレーションするとき PFL はこのピンを High にドライブします この出力ピンは flash_noe および flash_nwe ピンと連携して動作します メモリ アドレスの入力アドレス MSB は flash_data バスの幅と同様にフラッシュ デバイスの容量によって異なります パラレルでフラッシュメモリの 8 ビットまたは 16 ビットのデータの送受信のデータバス (3) フラッシュ デバイスの nce ピンに接続します Low 信号はフラッシュ メモリをイネーブルします 複数のフラッシュ デバイスを対応させるには このピンを使用します flash_nce ピンは使用する各フラッシュデバイスの nce ピンと接続されます フラッシュ デバイスの nwe ピンに接続します Low 信号は フラッシュ デバイスへのライト動作をイネーブルします フラッシュ デバイスの noe ピンに接続します Low 信号はリード動作中にフラッシュ デバイスの出力をイネーブルします バースト モードに使用されます フラッシュ デバイスの CLK 入力ピンに接続します CLK のアクティブ エッジはフラッシュ デバイスの内部のアドレス カウンタを増分します バースト モードに使用されます フラッシュ デバイスのアドレスの有効な入力ピンに接続します 開始アドレスをラッチさせるには この信号を使用します フラッシュ デバイスのリセット ピン に接続します Low 信号はフラッシュ デバイスをリセットします

11 ( 注 1) fpga_data[x..0] (2) fpga_dclk (2) fpga_nconfig (2) コンフィギュレーション中のフラッシュから FPGA デバイスへのデータ出力 PS モードは fpga_data[0] の 1 ビットバスのデータラインです そして FPP モードでは fpga_data[7..0] の 8 ビットのデータラインです FPGA の DCLK ピンに接続します コン フィギュレーション中の FPGA デバイス へのクロック入力データ ピンです Ω FPGA の nconfig ピンに接続します Low パルスにすると FPGA がリセット状態になり コンフィギュレーションが開始されます (3) 表 3 DCLK flash_data fpga_nconfig flash_clkflash_rdy flash_nadv flash_addr flash_data 1 アルテラは PFL が不定の状態になることを防止するため Safe State Machine の設定をイネーブルにしておくことを推奨しています Assignments メニューからの Settings ダイアログ ボックスで Analysis & Synthesis Settings ページの More Settings をクリックして このオプションを設定できます 図 7 に PFL ソリューションの MAX II デバイス CFI フラッシュ メモリ アルテラ FPGA およびコントローラまたはプロセッサ間のコンフィギュレーション インタフェース接続を示しています Nios II プロセッサはコントローラまたはプロセッサとして機能します Nios II プロセッサはアルテラ FPGA に実装されます MAX II CPLD と Nios II プロセッサは 個別に CFI フラッシュをプログラムできます MAX II CPLD と Nios II プロセッサの flash_access_granted と flash_access_request ピンは一緒に接続されることによって 両方のプロセッサが同時に CFI フラッシュにアクセスすることが防げられます f FPGA コンフィギュレーションについて詳しくは Configuration Handbook を参照してください

12 CFI Flash nrp nwp V CC (1) V CC (1) V CC (1) V CC V CC 10k 10k 10k MAX II CPLD pfl_nreset pfl_flash_access_granted Altera FPGA ADDR DATA nwe nce noe WP#/ACC BYTE# flash_addr flash_data flash_nwe flash_nce flash_noe pfl_flash_access_request fpga_conf_done fpga_nstatus fpga_nconfig fpga_data (2) fpga_dclk Nios II Processor Interface (4) flash_access_request flash_access_granted ext_ram_bus_addr ext_ram_bus_data write_n_to_ext_flash chip_n_to_ext_flash output_n_to_ext_flash WP#/ACC BYTE# CONF_DONE nstatus nconfig DATA DCLK nce nceo NC (3) 図 7 図 8 に マルチ デバイス コンフィギュレーションの接続を示します CFI Flash nrp nwp V CC (1) V CC (1) V CC (1) V CC V CC 10k 10k 10k MAX II CPLD pfl_nreset pfl_flash_access_granted Altera FPGA 1 ADDR DATA nwe nce noe flash_addr flash_data flash_nwe flash_nce flash_noe fpga_conf_done fpga_nstatus fpga_nconfig fpga_data (2) fpga_dclk CONF_DONE nstatus nconfig DATA DCLK nce nceo Altera FPGA 2 CONF_DONE nstatus nconfig DATA DCLK nce nceo NC 図 8

13 PFL メガファンクションは フラッシュ プログラミングおよび複数の FPGA コンフィギュレーションをサポートする同時に 別のプロセッサをフラッシュ デバイスにアクセスすることができます 例えば PFL メガファンクションでフラッシュをプログラムして Nios II プロセッサで FPGA をコンフィギュレーションすることができます コンフィギュレーションされた Nios II プロセッサは同じフラッシュ デバイスに格納された非コンフィギュレーション データを使用します このデザインの例は システムで複数のプロセッサでフラッシュ デバイスをプログラムする方法を示します フラッシュ デバイスをプログラムするには プロセッサおよび PFL メガファンクションを使用できます この例で使用されるプロセッサは Nios II プロセッサです (Nios II プロセッサの代わりに他のプロセッサかマイクロコントローラも使用可能 ) Nios II プロセッサは アルテラ FPGA で実装される汎用 RISC プロセッサ コアです Nios II プロセッサは シングル チップ上に CPU とペリフェラルおよびメモリを組み合わせて搭載したマイクロ コントローラまたはコンピュータ オンチップに相当します Nios II フラッシュ プログラマは Nios II 開発ツールの一部であり フラッシュ デバイスをプログラミングする手軽な手段です この項では MAX II デバイスの PFL メガファンクションとアルテラ FPGA の Nios II プロセッサ間のフラッシュ プログラミング インタフェースの実装を説明します このデザイン例は 以下の 4 つのセクションで構成されています ページの 14 PFL メガファンクション ページの 14 Nios II プロセッサ ページの 16 フラッシュ デバイス ページの 16 pfl_flash_access_request および pfl_flash_access_granted ピン 図 9 に 4 つのセクション間の関係を示します PFL メガファンクションおよび Nios II プロセッサは Quartus II ソフトウェアで個別に生成されます 以下の項で説明されるように 最初に PFL メガファンクションまたは Nios II システムのいずれかを作成します CFI Flash Memory Common Flash Interface MAX II CPLD PFL pfl_flash_ access_ granted pfl_flash_ access_ request Altera FPGA with Nios II Processor

14 PFL メガファンクションを作成するには ページの 27 QuartusII ソフトウェア内の PFL メガファンクションのインスタンス化 を参照してください PFL MegaWizard Plug-in Manager が使用されていないときは PFL メガファンクションがドライブされないように Tri-state all flash bus pin のオプションがオンになっていることを確実にしてください 1 Quartus II ソフトウェア v6.0 およびそれ以前のバージョンを使用する場合は トライ ステート バッファで PFL メガファンクションからすべての出力を手動でトライ ステートする必要があります Quartus II SOPC Builder で Nios II システムを作成できます SOPC Builder の Nios II システムを生成するには 以下のステップに従います 1. Tools メニューの SOPC Builder を選択します 2. SOPC Builder の Nios II システムに必要なコンポーネントを指定します 1 表 4 には このデザイン例のコンポーネント設定を記載します 3. Nios II システムを生成します 4. Edit メニューの Insert Symbol を選択することにより ブロック図に作成された Nios II システムを入力します 5. ライブラリのウィンドウで Nios II システムを選択します 6. 図 10 で示される flash_test モジュールは デザイン例に内蔵された Nios II システムです 7. Nios II システムへのピン アサインメントおよび接続が完了したとき デザインをコンパイルして アルテラ FPGA をコンフィギュレーションします Nios II システムからのアドレス データ リード 選択 およびライトの動作は それぞれフラッシュ デバイスのアドレス データ 出力イネーブル チップ イネーブル およびライト イネーブルに接続されます 表 4 に PFL のデザイン例のコンポーネント設定を記載します ( 注 1) Nios II プロセッサ デバッグ モジュール レベル 1 Avalon-MM トライ ステート ブリッ 登録済 ジ CFI フラッシュ メモリ AM29LV128MH

15 ( 注 1) JTAG UART 表 4 デフォルト設定 (JTAG インタフェースで Nios II プロセッサをアルテラ FPGA にコンフィギュレーションするには このコンポーネントが必要 ) f SOPC Builder のコンポーネント設定について詳しくは Quartus II ハンドブック Volume 4 の SOPC Builder Components の章を参照してください 図 10 には Nios II プロセッサのデザイン例を示します Nios II System VHDL Component for reset_acc Nios II プロセッサを作成した後 Nios II フラッシュ プログラマを実行することができます フラッシュ プログラマでは 2 つのモードがあります 統合開発環境 (IDE) モード コマンド ライン モード Nios II IDE モードは フラッシュ プログラマ機能に使いやすいインタフェースを提供します コマンド ライン モードは上級ユーザー向けです コマンド ライン モードでは フラッシュ プログラマ機能を完全に制御できます f IDE およびコマン ドライン モードについて詳しくは Nios II Flash Programmer User Guide を参照してください

16 ボードをパワーアップするときに Nios II プロセッサでアルテラ FPGA をコンフィギュレーションする必要があります ボードのパワーアップのときに Nios II プロセッサでアルテラ FPGA をコンフィギュレーションするには フラッシュ デバイスに Nios II プロセッサ イメージを保存して PFL メガファンクションを使用できます プログラムする同じフラッシュ デバイスに Nios II プロセッサ イメージを保存する場合に 他のユーザー データでフラッシュ デバイスをプログラムするとき Nios II イメージを上書きしないことを確実してください 別の選択肢は Nios II イメージを格納すること 例えば プログラマブル EPC および消去可能なプログラマブル コンフィギュレーション シリーズ (EPCS) です f IDE およびコマン ドライン モードについて詳しくは Nios II Processor Reference Handbook を参照してください バイト イネーブル ピンが Low にプルダウンされると フラッシュ デバイスが 8 データ幅モードであります バイト イネーブル ピンが High にプルアップされると フラッシュ デバイスが 16 データ幅モードであります PFL メガファンクションおよび Nios II プロセッサ データ ピンは 選択したデータ幅のモードによって割り当てられます リード またはライト アクセス時間はフラッシュ デバイス タイプによって決まります PFL メガファンクションでは ライト アクセス時間は PFL メガファンクションにエンコードされます ライト アクセス時間を指定する必要はありませんが PFL MegaWizard Plug-In Manager でリード アクセス時間を指定することが必要です Nios II システムに関して Custom Flash オプションを選択すると リード またはライト アクセス時間を指定しなければなりません f リード またはライト アクセス時間について詳しくは Nios II フラッシュ プログラマのユーザー ガイド を参照してください 1 PFL メガファンクションおよび Nios II システムは データ バスが単一方向のデータのみを許容するため 選択性の Read-During-Write 動作を実行できません 同時双方向のデータ フローはサポートされません Nios II プロセッサおよび PFL メガファンクションはフラッシュ デバイスへの同じバス ラインを共有します データ競合を防ぐために フラッシュ デバイスを同時にアクセスとプログラムしてはいけません フラッシュ デバイスに 1 台のプロセッサのみがアクセスしていることを確保するには PFL メガファンクションでの pfl_flash_access_request および pfl_flash_access_granted ピンを使用することにより 1 台のプロセッサがフラッシュ デバイスにアクセスしている間に もう 1 台のプロセッサのフラッシュ デバイスに接続するすべての出力ピンをトライ ステートにする必要があります 9 ページの表 3 に説明されたとおり : pfl_flash_access_request ピン アクセスがフラッシュ デバイスに必要な場合には PFL メガファンクションはこのピンを High にドライブします pfl_flash_access_granted ピン このピンに High 入力信号を受け取る場合には PFL メガファンクションはフラッシュ デバイスに接続します

17 表 5 には 両方のプロセッサが同時にフラッシュ デバイスにアクセスしないことを確保するための pfl_flash_access_request および pfl_flash_access_granted ピンの使用方法を記載します Nios II プロセッサ PFL メガファンクション pfl_flash_access_request での高出力信号 pfl_flash_access_request での低出力信号 フラッシュ デバイスにすべての出力ピンをトライ ステートします フラッシュ デバイスにすべてのピンを再接続します pfl_flash_access_granted ピンが高入力を受信すると すべての入出力ピンをフラッシュ デバイスに接続します pfl_flash_access_granted ピンが低入力を受信すると すべての入出力ピンをフラッシュ デバイスにトライ ステートします このデザイン例では pfl_flash_access_request ピンが High になる場合 reset_acc VHDL コードを使用して Nios II プロセッサの reset_n ピンを Low にプルダウンします reset_n ピンが Low になる場合 Nios II プロセッサがディセーブルされて Nios II プロセッサからのすべての出力ピンがトライ ステートされます Nios II システムの pfl_flash_access_granted ピンに pfl_flash_access_request 信号を配線するには pfl_flash_access_request および pfl_flash_access_granted ピンの入出力ピンを作成することが必要です pfl_flash_access_granted ピンの上に高入力信号を受信するとき PFL メガファンクションはフラッシュ デバイスにアクセスし始めます reset_acc VHDL コード コンポーネントはデザイン例に接続されます Nios II プロセッサへの reset_acc VHDL コード コンポーネントの接続および pfl_flash_access_request と pfl_flash_access_granted ピンの接続に関する詳しい情報については 15 ページの図 10 を参照してください pfl_flash_access_granted ピンが低入力を受信するとき PFL メガファンクションの Tri-state all flash bus pin when not in use オプションは PFL メガファンクションをディセーブルします このオプションは Quartus II ソフトウェア v6.0 以降にのみ利用可能です Quartus II ソフトウェア v6.0 およびそれ以前のバージョンを使用する場合に トライ ステート バッファで PFL メガファンクションからのすべての出力を手動でトライ ステートする必要があります

18 説明されるようにシステムをコンフィギュレーションした後に pfl_flash_access_request および pfl_flash_access_granted ピンは 同時にフラッシュ デバイスを 1 つのプロセッサしかアクセスしないことを確保します ( 図 11 を参照 ) Nios II processor connects to the flash device By default, the Nios II processor is connected to the flash device. All PFL megafunction output pins are tri-stated. PFL megafunction requests access to flash device The PFL megafunction pulls the pfl_flash_access_request pin high to request access to the flash device. Nios II processor receives the PFL megafunction The Nios II processor tri-states all output pins to the flash device and routes the output of pfl_flash_access_request to pfl_flash_access _granted. PFL megafunction accesses the flash device The PFL megafunction accesses the flash device after receiving a high input at the pfl_flash_access_granted input pin. The pfl_flash_access_request pin stays high as long as the PFL is connected to the flash device. PFL megafunction releases the flash device The PFL megafunction pulls the pfl_flash_access_request output pin low after accessing the flash device. Nios II システムの代わりにプロセッサまたはコントローラを使用するには PFL の pfl_flash_access_granted および pfl_flash_access_request ピンが ページの 16 pfl_flash_access_request および pfl_flash_access_granted ピン で説明されるようの同じ方法を使用して プロセッサに接続されることを確保します また プロセッサまたはコントローラでフラッシュ デバイスのリードまたはライトのアクセス時間を指定する必要があります PFL メガファンクションがフラッシュ デバイスにアクセスしているとき データ競合を防止するため pfl_flash_access_request 信号が High になるときに プロセッサからの出力ピンをトライ ステートします 図 12~ 図 15 に PFL およびフラッシュ デバイスとのアドレス接続を示します アドレス接続は フラッシュ ベンダーおよびデータ バス幅によって異なります

19 ( 注 1) PFL address: 24 bits Flash Memory address: 24 bits 図 12 ( 注 1) PFL address: 23 bits Flash Memory address: 23 bits 図 13 ( 注 1) PFL address: 24 bits Flash Memory address: 24 bits D15 図 14 D15

20 ( 注 1) PFL address: 23 bits Flash Memory address: 23 bits 図 15 この項では PFL メガファンクションで FPGA をコンフィギュレーションする必要な時間の見積もりの方程式を提供します これらの方程式から得られた時間は Quartus II ソフトウェア v7.2 以降にしか利用できません 表 6 には PFL v7.2 に関する方程式を記載し 以下の表現を使用します C flash は フラッシュ メモリから読み出す必要なクロック周期の数を表します C cfg は データをクロック アウトする入力クロック サイクル数を表します ( フラッシュ データ バス幅かつ FPP か PS モードの選択に応じて 1 ~ 16 DCLK サイクルを生産する ) フラッシュから読み出しおよびコンフィギュレーションのデータ クロック アウトのプロセスは パラレルに実行されます したがって C flash および C cfg の間では より大きい数だけが重要です F clk は入力クロック周波数を PFL に表します T access はフラッシュ アクセス タイムを表します C access はフラッシュからのデータが準備される前に 必要なクロック周期数を表します T page_access は Spansion フラッシュ デバイスのページ リード時間を表して ページ モードにのみアクセスできます T page_access は PFL に 30 ns に設定されます N は クロック アウトされるためのバイト数を表します この値は 特定の FPGA の.rbf により得られます.

21 Cflash = C access C cfg = 2 C overhead = 5*C access C flash = C access C cfg = 3 C overhead = 5*C access C flash = C access C cfg = 8 C overhead = 5*C access C flash = C access /2 C cfg = 8 C overhead = 3*C access C flash = C access C cfg = 8 C overhead = 5*C access C flash = C access /2 C cfg = 8 C overhead = 3*C access C flash = 2 C cfg = 8 C overhead = 22*C access + 8 C flash = 1 C cfg = 8 C overhead = 20*C access + 8 C flash = 2 C cfg = 8 C overhead = 22*C access + 8 C flash = 1 C cfg = 8 C overhead = 20*C access + 8 C flash = C access C cfg = 16 C overhead = 5*C access ノーマル モード Cflash = C access /2 C cfg = 1.5 C overhead = 3*C access Cflash = C access C cfg = 5 C overhead = 5*C access C flash = C access /2 C cfg = 2.5 C overhead = 3*C access C flash = C access C cfg = 8 C overhead = 5*C access C flash = C access /2 C cfg = 16 C overhead = 3*C access C flash = C access C cfg = 16 C overhead = 5*C access Cflash = C access /2 C cfg = 4.5 C overhead = 3*C access C flash = C access /2 C cfg = 8 C overhead = 3*C access C flash = C access /2 C cfg = 16 C overhead = 3*C access C flash = 2 C cfg = 1 C overhead = 22*C access + 8 C flash = 1 C cfg = 1 C overhead = 20*C access + 8 C flash = 2 C cfg = 2 C overhead = 22*C access + 8 C flash = 2 C cfg = 16 C overhead = 22*C access + 8 C flash = 1 C cfg = 16 C overhead = 20*C access + 8 C flash = 2 C cfg = 16 C overhead = 22*C access + 8 C flash = 1 C cfg = 16 C overhead = 20*C access + 8 バースト モード C flash = 2 C cfg = 4 C overhead = 22*C access + 8 C flash = 1 C cfg = 4 C overhead = 20*C access + 8 C flash = 1 C cfg = 2 C overhead = 20*C access + 8 C flash = 2 C cfg = 8 C overhead = 22*C access + 8 C flash = 1 C cfg = 8 C overhead = 20*C access + 8

22 Cflash = C access C cfg = 2 C overhead = 5*C access C flash = C access C cfg = 3 C overhead = 5*C access C flash = C access C cfg = 8 C overhead = 5*C access C flash = C access C cfg = 16 C overhead = 5*C access ページ モードのアクセス (1) Cflash = C access / 2 C cfg = 1.5 C overhead = 3*C access Cflash = C access C cfg = 5 C overhead = 5*C access C flash = C access / 2 C cfg = 2.5 C overhead = 3*C access C flash = C access C cfg = 8 C overhead = 5*C access C flash = C access / 2 C cfg = 8 C overhead = 3*C access C flash = C access C cfg = 8 C overhead = 5*C access C flash = C access / 2 C cfg = 16 C overhead = 3*C access C flash = C access C cfg = 16 C overhead = 5*C access Cflash = C access / 2 C cfg = 4.5 C overhead = 3*C access C flash = C access / 2 C cfg = 8 C overhead = 3*C access C flash = C access / 2 C cfg = 8 C overhead = 3*C access C flash = C access / 2 C cfg = 16 C overhead = 3*C access ノーマルおよびバースト ボードには nreset ページ モードには nreset 表 6

23 次は ノーマル モード ページ モードおよびバースト モードのコンフィギュレーション時間の計算の例です ノーマル モードのコンフィギュレーション時間の計算 : EP2S15 の.rbf サイズ = 577KB = 590,848 バイトコンフィギュレーション モード = データ圧縮および暗号化なしの FPP フラッシュ アクセス モード = ノーマル モードフラッシュ データ バス幅 = 16 ビットフラッシュ アクセス時間 = 100 ns PFL 入力 クロック = 100 MHz DCLK 比率 = 2 次の式は この計算に使用されます C access = T access *F clk + 1 ノーマル モードの C flash = C access / 2 C cfg = 2.5 C overhead = 3*C access クロック サイクルの合計 = C overhead + max (C flash, C cfg )*N コンフィギュレーション時間の合計 = クロック サイクルの合計 / PFL 入力クロック 式に値を入力します C access = (100 ns * 100 MHz) + 1 = 11 C flash = 11/2 = 5.5 C cfg = 2.5 C overhead = 3*11 = 33 クロック サイクルの合計 = * = MHz でのコンフィギュレーション時間の合計 = / = 32.5 ms

24 ページ モードのコンフィギュレーション時間の計算 : EP2S15 の.rbf サイズ = 577 KB = 590,848 バイトコンフィギュレーション モード = データ圧縮および暗号化なしの FPP フラッシュ アクセス モード = ページ モードフラッシュ データ バス幅 = 16 ビットフラッシュ アクセス時間 = 100 ns PFL 入力クロック = 100 MHz DCLK 比率 = 2 次の式は この計算に使用されます T page_access = 30 ns C access = [(T access *F clk +1) + (T page_access *F clk *15)] / 16 ページ モードの C flash = C access / 2 C cfg = 2.5 C overhead = 3*C access クロック サイクルの合計 = C overhead + max (C flash, C cfg )*N コンフィギュレーション時間の合計 = クロック サイクルの合計 / PFL 入力クロック 式に値を入力します C access = [((100ns *100 MHz) + 1) + (30ns*100 MHz*15)] / 16 = 3.5 ページ モードの C flash = 3.5 / 2 = 1.75 = 2 C cfg = 2.5 C overhead = 3*3.5 = 10.5 クロック サイクルの合計 = * = MHz でのコンフィギュレーション時間の合計 = / = ms

25 バスと モードのコンフィギュレーション時間の計算 : EP2S15 の.rbf サイズ = 577KB = 590,848 バイトコンフィギュレーション モード = データ圧縮および暗号化なしの FPP フラッシュ アクセス モード = バスと モードフラッシュ データ バス幅 = 16 ビットフラッシュ アクセス時間 = 100 ns PFL 入力クロック = 100 MHz DCLK 比率 = 2 次の式は この計算に使用されます C access = T access *F clk + 1 C flash for Burst Mode = 1 C cfg = 2 C overhead = 20*C access + 8 クロック サイクルの合計 = C overhead + max (C flash, C cfg )*N コンフィギュレーション時間の合計 = クロック サイクルの合計 / PFL 入力クロック 式に値を入力します C access = (100ns *100 MHz) + 1 = 11 C flash = 1 C cfg = 2 C overhead = (20*11) + 8 = 228 クロック サイクルの合計 = * = MHz でのコンフィギュレーション時間の合計 = / = ms この項では Quartus II ソフトウェアで提供された PFL の機能を使用するためのプロセスを説明します そのプロセスは 次を含めます デザインにおける PFL メガファンクションのインスタンス化 アルテラ FPGA のコンフィギュレーション データを含む.sof をフラッシュ デバイス向けに設計された.pof に変換するプロセス MAX II デバイスを介して Quartus II Programmer でフラッシュ デバイスに.pof をプログラムするプロセス 1 すべての未使用ピンは デフォルトでグランドに設定されます アルテラは すべての未使用ピンをトライ ステートに設定することを推奨します そうしないと 干渉を起こす可能性があります すべての未使用ピンをトライ ステートに設定するには 以下のステップを実行します 1. Assignments メニューでは Device をクリックします 次に Device and Pin Options を選択します 2. Unused Pins をクリックし Reserve all unused pins のプルダウン リストからの項目を選択します ( 図 16 を参照 )

26 図 17 では PFL を使用する方法を示します Quartus II ソフトウェアは JTAG ピンのシミュレーションまたは MAX II かフラッシュ デバイスのプログラミング プロセスをサポートしません ただし シミュレーションは FPGA コンフィギュレーションに使用可能ですが 適切なフラッシュ ベクトルおよび FPGA 応答が必須です flash_addr および flash_data は フラッシュ ベクトルの例です FPGA 応答の例は fpga_conf_done および fpga_nstatus です

27 Create new FPGA designs Create a new MAX II design, instantiate the PFL Megafunction in the MAX II design, and set Pin Assignments Compile and obtain the FPGA.sof(s) Compile and obtain MAX II.pof Add the.sof(s) for conversion to.pof Add the MAX II.pof to the Quartus II Programmer Convert to.pof for the Targeted Flash Add the flash.pof in the Quartus II Programmer Create the optional Jam programming file Program the MAX II and Flash Devices MAX II configures the FPGA with the configuration data from the Flash Device PFL メガファンクションのインスタンス化を生成するには 以下のステップを実行します 1 アルテラは MAX II トップ レベル デザインでメガファンクションをインスタンス化することを推奨しています 1. Tools メニューの MegaWizard Plug-In Manager を選択します 2. Create a new custom megafunction variation を選択して Next をクリックします 3. MAX II デバイス ファミリを選択します 4. メガファンクション リストの Parallel Flash Loader を選択します 5. Hardware Description Language (HDL) の出力ファイル タイプを選択します そして Next をクリックします (Verilog HDL はこの例に選択 ) 6. ディレクトリおよび出力ファイル名を指定します ダイアログ ボックスは 示された図 18 と同様です 次に Next をクリックします

28 7. 表 7 31 ページの図 ページの図 20 および 32 ページの図 21 に示されているように メガファンクション設定を指定します Operating mode Number flash device connected Largest flash density Flash interface data width Tri-state flash bus flash_nreset Flash programming IP optimization フラッシュ プログラミングおよび FPGA のコンフィギュレーションのオペレーティング モードです 一個のメガファンクションで制御するかまたは個別のブロックで機能によって制御します 接続したフラッシュ デバイスの数 PFL に接続されたフラッシュ デバイスの数を指定します 許容されるフラッシュ デバイスの最大数は 16 個です FPGA コンフィギュレーションにプログラムされる または使用されるフラッシュ デバイスの集積度 1 個以上のフラッシュ デバイスが PFL に接続される場合 最大のフラッシュ集積度を指定します 使用するフラッシュ デバイスによって フラッシュ データ幅は 8 16 または 32 ビットとなります 複数のフラッシュ デバイス サポートには すべての接続されているフラッシュ デバイスに データ幅は同じでなければなりません PFL がフラッシュにアクセスする必要はないときに フラッシュ デバイスに接続するすべてのピンをトライ ステートします フラッシュ デバイスのリセット ピンに接続するには PFL で flash_nreset ピンを作成します Low 信号は フラッシュ デバイスをリセットします バースト モードで このピンはデフォルトで使用可能です フラッシュ プログラミング IP は 速度または面積に最適化されます 速度に最適化された IP は より速いフラッシュ プログラミング時間を許容しますが メガファンクションは より多くのロジック エレメントを使用するようになります 面積に最適化された IP は IP がより少ない LE を使用することを意味しますが フラッシュ プログラミング時間は長くなります

29 FIFO size External clock frequency Flash access time Option-bit byte address FPGA configuration scheme Configuration failure options Byte address to retry from on configuration failure Include input to force reconfiguration フラッシュ プログラミング IP が速度に最適化されるときに PFL は フラッシュ プログラミングのとき FIFO をプログラミング データの一時的な保存として実装するには 追加の LE を使用します より大きい FIFO サイズで プログラミング時間は短かくなります メガファンクションが FPGA をコンフィギュアするために ユーザーが提供したクロックの周波数 コンフィギュレーションにおいて PFL は入力クロック周波数を最大 2 に分割できますので 指定されたクロック周波数は FPGA に対応できる最大クロック周波数 (DCLK) の 2 倍を超えてはいけません フラッシュのアクセス時間 フラッシュ デバイスで必要な最大のアクセス時間は フラッシュのデータシートに記載しています アルテラは 必要な時間より同じフラッシュ アクセス時間 または長いフラッシュ アクセス時間を指定することを推奨しています オプション ビットがフラッシュ デバイスに格納される開始アドレス 開始アドレスは 8-K バイト境界にある必要があります PS または FPP のいずれかかの FPGA のコンフィギュレーション手法 コンフィギュレーション失敗後のコンフィギュレーションの動作 3 つのオプションがあります : Halt FPGA コンフィギュレーションは失敗の後に完全に停止します Retry same page 失敗の後に PFL がコンフィギュレーションの失敗した同じページから FPGA の再コンフィギュレーションを開始します Retry from fixed address PFL は失敗の後に次のオプション フィールドで指定された既定アドレスからのデータを FPGA の再コンフィギュレーションを開始します コンフィギュレーション障害オプションが Retry from fixed address に設定される場合 PFL のフラッシュ アドレスを指定することにより コンフィギュレーション障害が発生したとき 再コンフィギュレーションから読み出すことができます FPGA の再コンフィギュレーションをイネーブルするためのオプション ピン

30 Ratio between input clock and DCLK output clock Use advance read mode 入力クロックおよび DCLK 間の または 8 の比率 比率 8 は 8 つの外部クロックごとに pfl_clk が 1 個の fpga_dclk を生成することを意味します 比率 4 は 4 つの外部クロックごとに pfl_clk が 1 個の fpga_dclk を生成することを意味します 比率 2 は 2 つの外部クロックごとに pfl_clk が 1 個の fpga_dclk を生成することを意味します 比率 1 は 1 つの外部クロックごとに pfl_clk が 1 個の fpga_dclk を生成するることを意味します FPGA コンフィギュレーションのときにリードのプロセスに総合的なフラッシュ アクセス時間を向上するオプション Burst mode Numonyx P30 および P33 フラッシュ デバイスのみに使用できます シーケンシャル リード アクセス時間を減少します Page mode Spansion GL フラッシュ デバイスのみに使用できます Numonyx burst mode Numonyx M58BW フラッシュ デバイスのみに使用できます Normal mode すべてのフラッシュ デバイスに使用できます フラッシュ デバイスのリード アクセス モードについて詳しくは それぞれのフラッシュ デバイスのウェブサイトを参照してください 8. Next をクリックします

31 図 19 図 20 および図 21 には メガファンクションの設定を示します

32

33 図 22 には メガファンクションに必要なシミュレーション ファイルを示します PFL は シミュレーション ファイルを持っていなくて シミュレーションできない理由で PFL メガファンクションのシミュレーション ファイルがこのページにリストされません ただし 適切なフラッシュ ベクトルおよび FPGA 応答があるという条件で FPGA コンフィギュレーションのシミュレーションは可能です 詳しくは ページの 43 PFL コンフィギュレーションのシミュレーション を参照します

34 図 23 には メガファンクションのために作成されるファイルを示します 作成したい追加ファイルのタイプを選び そして Finish をクリックします Quartus II ソフトウェアは指定した HDL ファイルで PFL メガファンクションを生成します ( 指定される場合 ) FPGA デバイスが生成した.sof を使用して フラッシュ デバイス.pof を作成します また フラッシュ デバイス.pof を作成するときのデータを含む.hex を選択することにより 他の非コンフィギュレーション データを.pof に追加することができます.sof を.pof に変換するには これらのステップを実行します : 1. File メニューの Convert Programming Files を選択します 2. プログラミング ファイルのタイプとしては Programmer Object File(.pof) を指定します そして ファイルに名前をつけます ( 図 24 を参照 )

35 3. コンフィギュレーション デバイスの正しい集積度の CFI デバイスを選択します ( 例えば CFI_32Mb は 32-M ビットの容量のある CFI デバイスを意味する ) 4. コンフィギュレーション データを追加するには Input files to convert の下で SOF Data を選択します Add File をクリックします そして 追加したい.sof にブラウズします FPGA のチェーンをコンフィギュレーションする場合 1 個以上の.sof を同じページに配置することができます.sof の順序は チェーンにおけるデバイスの順序にならないとはいけません 他の.sof からのデータをほかのページに保存する場合 Add.sofs Data をクリックします 新しいページに.sof を追加します

36 5. ページ番号と名前を設定するには SOF Data を選択し Properties をクリックします 図 25 には SOF Data Properties のダイアログ ボックスを示します 6. Address mode for selected pages の Auto を選択して Quartus II ソフトウェアにそのページ開始アドレスを自動的に設定させます 7. Block を選択して開始アドレスと終端アドレスを指定するか Block を選択して または Start を選択して開始アドレスだけを指定します OK をクリックします 8. また フラッシュ デバイスに.hex ユーザー データを保存できます a. Convert Programming Files(35 ページの図 24) ウィンドウの Input files to convert ウィンドウで Add Hex Data を選択します b. Add Hex Data ダイアログ ボックスで 絶対 または 相対アドレッシング モード ( 図 26 を参照 ) を選びます 絶対アドレッシング モードを選択する場合.hex のデータは.hex に記載された同じアドレスの位置でフラッシュ デバイスにプログラムされます 相対アドレッシング モードを選択する場合 開始アドレスを指定できます.hex データは特定の開始アドレスでフラッシュにプログラムされ そして アドレスの差は保たれます アドレスが指定されない場合 Quartus II ソフトウェアはアドレスを選択します

37 9. Options をクリックして オプション ビットが格納される開始アドレスを指定します この開始アドレスは PFL メガファンクションを作成するとき指定されたアドレスと同じにすることが必要です オプション ビット セクターがコンフィギュレーション データ ページに重なり合うがが全くないこと そして開始アドレスが 8-K バイト境界にあることを確実します 10. 圧縮および暗号化されたデータのいずれか またはその両方でプログラミング ファイルを生成するには SOF Data の下で.sof を選択します そして Properties をクリックします Compression または Generate encrypted bitstream のチェック ボックスいずれか またはその両方をオンにします f 暗号化されたコンフィギュレーション ファイルは Stratix II および Stratix III デバイス ファミリでサポートされます Stratix II デバイス ファミリのデザイン セキュリティ機能について詳しくは AN 341: Using the Design Security Feature in Stratix II and Stratix II GX Devices を参照します 11.OK をクリックして.pof を作成します

38 Quartus II Programmer で シングル ステップまたは別々のステップで MAX II デバイスおよびフラッシュ デバイスをプログラムできます シングル ステップで 以下のように まずは MAX II デバイス そして フラッシュ デバイスをプログラムします : 1. Quartus II Programmer ウィンドウを開き そして Add File をクリックして MAX II デバイスのための.pof を追加します 2. MAX II.pof を右クリックし そして 図 27 に示されているように Attach Flash Device をクリックします

39 3. Flash Device のポップアップ メニュー ( 図 28 参照 ) でプログラムされるフラッシュ デバイスの集積度を選択します 4. 追加されたフラッシュ デバイスの集積度を右クリックし そして Change File( 図 29 を参照 ) をクリックします 5. フラッシュ デバイス用の生成された.pof を選択します フラッシュ デバイス用の.pof は MAX II デバイスの.pof に接続されます

40 6. 他のプログラミング ファイルを追加します ( チェーンに他のデバイスがある場合 ) 7. 追加された.pof( 図 30 を参照 ) の Program/Configure カラムのボックスをチェックします そして Start をクリックして MAX II デバイスおよびフラッシュ デバイスをプログラムします Quartus II Programmer を使用することにより MAX II デバイスに PFL メガファンクションが含まれている場合は コンフィギュレーション データ ページ ユーザー データ ページとオプション ビット セクタを独立してプログラム 検証 消去 ブランク チェックまたは確認することができます 1 フラッシュ.pof がプログラミングの前に選択されると Quartus II Programmer は全体のフラッシュ デバイスを消去します Quartus II Programmer がフラッシュ デバイスで他のセクタを消去しりのを防止するには ページ.hex データ およびオプション ビットだけを選択します 1 フラッシュ デバイスを使用して ユーザー データだけを保存するとき FPGA のコンフィギュレーションを防ぐには いつも pfl_nreset ピンを Low にプルダウンします

41 PFL は 複数のフラッシュが最大 16 個のフラッシュ デバイスのプログラミングをサポートします この機能で フラッシュ プログラミングを連続して実行するために PFL は複数のフラッシュ デバイスに接続できます PFL の複数のフラッシュ プログラミングは 速度と面積モードの両方のフラッシュ プログラミングをサポートします FPGA コンフィギュレーションでは nce[0] ピンに接続されたフラッシュ デバイスの内容だけがコンフィギュレーション データとして使用されます 複数のフラッシュ プログラミング機能を使用するには 以下のステップを実行します : 1. PFL MegaWizard Plug-In Manager ( 図 31 を参照 ) では MAX II デバイスに接続されたフラッシュ デバイスの数を選択します 2. ブロック図で PFL の nce ピンをフラッシュ デバイスの nce ピンに接続します デザインをコンパイルします 3. Quartus II Programmer の Auto Detect をクリックします MAX II デバイスは主要項目として表示され 次にはデバイス ツリーに二次項目として CFI フラッシュ デバイスのリストが表示されます ( 図 32 を参照 )

42 4. それぞれのフラッシュ デバイス ( 図 33 を参照 ) にフラッシュ デバイスの.pof をロードします 5. Quartus II Programmer で必要な動作のボックスをチェックします そして Start をクリックします

43 MAX II デバイスとフラッシュ デバイスをプログラムして Jam Standard Test and Programming Language (STAPL) (.jam) プログラミング ファイルを使用するには 以下のステップを実行してください 1. Quartus II Programmer を開いて MAX II.pof とフラッシュ.pof を追加します ( ページの 38 MAX II およびフラッシュ デバイスのプログラミング のステップ 1 ~ 6 に従います ) 2. File メニューでは Create/Update をポイントして そして Create JAM, SVF, or ISC File をクリックします 3. ファイル名を入力して そして ファイルのフォーマット (.jam) を選択します OK をクリックします Quartus II Programmer または quartus_jli 実行コマンドで.jam を使用します f quartus_jli 実行コマンドについて詳しくは AN 425: Using Command-Line Jam STAPL Solution for Device Programming を参照してください 正しいシミュレーション ベクトルで Quartus II Simulator で PFL のコンフィギュレーション部分のシミュレーションをして PFL のコンフィギュレーション動作を把握できます その Quartus II Simulator のあるシミュレーションは Vector Waveform File (.vwf) およびフラッシュ デバイスを表すシンプル VHDL ファイルを使用します この VHDL ファイルはこのアプリケーション ノートで利用可能です PFL の入力に正しい入力ベクトルを供給することにより シミュレーション波形のメガファンクションから正しい出力が見られます この項では PFL コンフィギュレーションのシミュレーションについて説明します 図 34 および図 35 はこのシミュレーションのための PFL メガファンクション セットアップを示します シミュレーションを開始する前に デザイン エントリとしてブロック図を使用する場合 まず PFL メガファンクションをインスタンス化して デザインの VHDL ファイルのフラッシュ デバイス用のシンボルを作成する必要があります このシミュレーションは デザイン エントリとしてブロック図を使用します

44

45 フラッシュ デバイス VHDL ファイルは 以下の設定が含まれています : フラッシュ デバイス集積度 : 64 M ビット オプション ビット : 0x1FE000 データ幅 : 8 ビット 手動で VHDL ファイルを編集することにより フラッシュ デバイスの集積度を変更することができます File メニューでは Create/Update をポイントして Create Symbol Files for Current File をクリックすると ファイルのシンボルが作成できます シンボルの作成中には VHDL ファイルが開いているのを確実します フラッシュ デバイス シンボルは Symbol ウィンドウに表示されます 1 フラッシュ メモリ VHDL ファイルは コンフィギュレーションのノーマル モードにしか使用できません Quartus II ソフトウェアの Block Diagram/Schematic File では 図 36 に示されるように addr do および nread ピンを PFL メガファンクションの flash_addr flash_data および noe に接続します メガファンクションのインスタンス化 そして入力 出力 または双方向ピンにすべてのポートの接続 およびデザインのコンパイルが完了した後.vwf を作成し始めることができます 新しい.vwf は 少なくとも 200 µs の終了時間が必要です f 新しい.vwf を作成する方法について詳しくは Quartus II ハンドブック v3 の Quartus II シミュレータ の章を参照してください

46 表 8 は このシミュレーションに.vwf 内の PFL の入力ポートへの割り当てられる入力ベクトルを記載します pfl_clk fpga_conf_done fpga_nstatus fpga_pgm[2:0] pfl_flash_access_granted pfl_nreset pfl_nreconfigure flash_data 36-MHz のクロック入力 入力が Low のとき コンフィギュレーションは完全ではありません 入力が High のとき デバイスはコンフィギュレーション可能な状態となります PFL が 0 ページから読み出すときには 入力を 000 に設定します 入力が High のとき PFL はフラッシュにアクセスできます 入力が High のとき PFL のリセット状態を終了します 入力が High のとき FPGA 再コンフィギュレーションを開始します オプション ビットおよび FPGA コンフィギュレーション データのデータ読み出しを含む双方向バス

47 図 37 には このシミュレーションの入力ベクタを示します オプション ビット開始アドレスは 0x1FE000 です (PFL メガファンクションがインスタンス化されると 0x1FE000 は指定されている ) PFL は アドレス 0x1FE0080 から読み込みます (0x1FE0080 はオプション ビット セクタの最後のアドレスである ) このアドレスは フラッシュをプログラムするための使用される.pof のバージョン情報を格納して コンフィギュレーション プロセスには影響しません fpga_pgm[2..0] が 000 に設定されるため ページ 0 および Page-Valid ビットの開始 終了アドレスを取得するには PFL はアドレス 0x1FE000 から 1FE003 まで読み取ります (LSB はアドレス 0x1FE000 にある ) Page-Valid ビットは コンフィギュレーションが続行するためには 0 でなければなりません PFL がフラッシュから読み出すとき PFL は flash_nce および flash_noe が Low そして pfl_flash_access_request 信号が High にアサートします

48 図 38 には コンフィギュレーションが始まる前に PFL フラッシュからオプション ビットを読み込むことを示します 0 ページのオプション ビットを読み込んだ後に コンフィギュレーションが始まる前に 待ち時間があります オプション ビットが読み込まれた後に flash_data バスに 0xZZ が含まれるので フラッシュから読み出すコンフィギュレーション データは 0xZZ です fpga_dclk がトグルし始めるとき コンフィギュレーションは開始します そして fpga_data[0] は FPGA に送信されるコンフィギュレーション データです フラッシュの MSB にはコンフィギュレーション データの LSB が含まれているため シミュレーション波形は コンフィギュレーション データが 8 つの fpga_dclk パルスに伴うフラッシュ データのトグル データであることを示しています コンフィギュレーションの間 PFL は flash_nce および flash_noe を Low そして pfl_flash_access_request を High にアサートします

49 図 39 には コンフィギュレーションの開始を示します コンフィギュレーションが開始するときに flash_data バスは 0 11 を含んでいます コンフィギュレーション データは flash_data の 0 88 のトグルです コンフィギュレーションのプロセスは fpga_conf_done 信号を High に設定するまで続きます ( コンフィギュレーションが完成であることを示す ) また PFL は flash_nce および flash_noe を High そして pfl_flash_access_request を Low にアサートします (PFL がフラッシュから読み込まないことを示す ) 1 図 39 に示されているのは nconfig 信号の実際の動作ではありません nconfig 信号は 外部抵抗で High にプルアップすることが必要です 詳しくは FPGA ハンドブックの Configuration の章を参照してください

50 AN 341: Using the Design Security Feature in Stratix II and Stratix II GX Devices AN 425: Using Command-Line Jam STAPL Solution for Device Programming Configuration Handbook Nios II Flash Programmer User Guide Nios II Processor Reference Handbook Quartus II ハンドブック v3 の Quartus II Simulator の章 Quartus II ハンドブック v4 の SOPC Builder Components の章 表 3 に このアプリケーション ノートの改訂履歴を示します 2009 年 12 月 v 年 4 月 v 年 5 月 v4.1 表 1 表 3 表 7 および表 8 を更新 図 6 図 19 図 21 図 28 図 31 および図 34を更新 テキストのマイナーな編集 表 1 表 3 表 6 および表 7 を更新 PFL コンフィギュレーション時間 の項を更新 Quartus II ソフトウェア内でのPFLメガファンクションのインスタンス化 の項を更新 図 19 図 22 図 23 および図 34 を取り替え 図 20 図 21 および図 35 を追加 MAX II デバイスおよびフラッシュ デバイスのプログラミング の項を更新 新しい項 複数のフラッシュ プログラミング を追加 表 1 を更新 ページ モードの実装 から フラッシュ.pof のページ実装 にタイトルを変更 表 3 の注を追加 図 14 および図 15 のタイトルに ST ミクロを追加 表 7 を更新 図 19 を更新 図 29 を更新 図 33 に脚注を追加

51 2007 年 10 月 v 年 5 月 v3.0 表 1 を更新 表 2 を削除 図 4 を更新 図 5 に ( 注 1) を追加 図 6 図 10 図 12 ~ 図 15 および図 17 を更新 表 3 のピン順序を更新と再編成 ( 注 4) を追加 PFL デザイン例 項を追加 表 6 の方式を更新 Quartus II ソフトウェアの PFL の使用 の項で 図 17 ~ 図 23 および図 25 を更新 MAX II およびフラッシュ デバイス プログラミングの.jam ファイルの作成 の項を追加 PFL コンフィギュレーションのシミュレーション の項で 図 29 および図 30 を更新 表 7 のピン順序を更新再編成 図 1 を更新 表 1 および表 2 を更新 CFI フラッシュのプログラミング の項を更新 図 6 を更新 PFL デザイン例 の項を追加 表 3 を更新し 3 つの PFL 信号おとび表の注を追加 表 6 を更新し 表の注を更新 図 18 を更新 Quartus II ソフトウェア内の PFL メガファンクションのインスタンス化 の項のステップ 7 に表 7 を追加 図 19 図 20 図 21 および図 22 を更新 フラッシュ デバイス用の.sof を.pof に変換 の項のステップ 7 を更新 図 24 を追加 Quartus II ソフトウェア v7.2 のドキュメントを更新 PFL デザイン例 および MAX II およびフラッシュ デバイス プログラミングの.jam ファイルの作成 の項を追加 Quartus II ソフトウェア v7.1 のドキュメントを更新 PFL コンフィギュレーションのシミュレーション の項を追加

52 2006 年 12 月 v 年 10 月 v2.0 表 1 表 2 および表 3 を更新 フラッシュ.pof のページ実装 の項の 自動モード の情報を更新 図 5 および図 6 を更新 PFL コンフィギュレーション時間 の項を追加 PFL およびフラッシュ アドレスのマッピング の項を追加 Quartus II ソフトウェア内の PFL メガファンクションのインスタンス化 の項のステップ 7 を更新 Quartus II ソフトウェア内の PFL メガファンクションのインスタンス化 の項の図 19 図 20 および図 21 を更新 MAX II およびフラッシュ デバイスのプログラミング の項のステップ 2 を更新し ステップ3と4を追加 MAX II およびフラッシュ デバイスのプログラミング の項の図 25 を更新し 図 26 と図 27 追加 MAX II およびフラッシュ デバイスのプログラミング を更新 表 1 および注を更新 図 5 および図 16 を更新 表 2 を更新 ページ モードの実装 項を更新 Quartus II ソフトウェアの PFL の使用 の項を更新 Quartus II ソフトウェア内の PFL メガファンクションのインスタンス化 項を更新 フラッシュ デバイス用の.sof を.pof に変換 の項のステップ 7 d を更新 MAX II およびフラッシュ デバイスのプログラミング 項を更新

53 101 Innovation Drive San Jose, CA Technical Support Copyright 2009 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.