エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート
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- ともみ くだら
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1 2. EPC4 EPC8 & EPC16 CF EPC4 EPC8 EPC16 Stratix Cyclone APEX II APEX 20K APEX 20K APEX 20KC APEX 20KE Mercury ACEX 1K FLEX 10KFLEX 10KE FLEX 10KA / EPC16 EPC4 8 Stratix FPP DCLK 8 FPGA n n = ms 100 ms POR 100 MHz 10 MHz 33 MHz 50 MHz 66 MHz Altera Corporation 2 1
2 100 (PQFP) 88 Ultra FineLine BGA 100 PQFP 3.3 V I/O IEEE std ISP Jam STAPL Standard Test and Programming Language ISP JTAG Joint Test Action Group ninit_conf JTAG FPGA ninit_conf ncs OE FPGA FPGA FPGA 2 1 FPGA FPGA PCN0506: Addition of Intel Flash Memory As Source For EPC4, EPC8 & EPC16 Enhanced Configuration Devices Using Intel Flash Memory Based EPC4, EPC8, and EPC Altera Corporation Volume 2
3 EPC4 EPC8 & EPC16 EPC EPC 2 1. EPC16 EPC8 Intel (1) Sharp Intel (1) Sharp Intel (1) EPC4 Micron 2 1 (1) PCN0506: Addition of Intel Flash Memory As Source for EPC4, EPC8 & EPC16 Enhanced Configuration Devices EPC4 EPC16 EPC8 3.3 V I/O FPGA ISP JTAG Nios FPGA ISP Altera Corporation 2 3 Volume 2
4 2-1. JTAG/ISP Interface Enhanced Configuration Device Flash Shared Flash Interface Controller FPGA Shared Flash Interface (PS) 8 PS FPP 8 FPGA FPGA 8 PGM[2..0] Altera Corporation Volume 2
5 EPC4 EPC8 & EPC16 Stratix Stratix Stratix Using Remote System Configuration with Stratix & Stratix GX Devices (DCLK) ISP (PORSEL) FPGA FPGA DATA[] POR 0x MHz nstatus CONF_DONE FPGA FPGA nstatus High CONF_DONE Low DCLK DATA[] POR PGM[2..0] FPGA Altera Corporation 2 5 Volume 2
![FPGA FPGA DATA[] POR 0x8000512 32 10 MHz nstatus CONF_DONE FPGA FPGA](/docs-images/54/20110628/images/page_5.jpg "nstatus High CONF_DONE Low DCLK DATA[] POR PGM[2.")
6 FPGA n = n DATA[n] DCLK 4 n = 1 PS n = PS FPGA DATA 8 DCLK FPGA FPP (n) DATA[n] DATA[] Low FPGA FPGA DCLK DCLK 90 ns 10 MHz 160 Mbps 16 DQ[] 10 MHz FPGA 100 MHz Stratix FPP 800 Mbps 8 DATA[] 100 MHz 160 Mbps Stratix Mbps 2 6 Altera Corporation Volume 2
![10 MHz 160 Mbps 16 DQ[] 10 MHz FPGA 100 MHz Stratix FPP 800 Mbps 8](/docs-images/54/20110628/images/page_6.jpg "DATA[] 100 MHz 160 Mbps Stratix 2 2 320 Mbps 2 6 Altera Corporation")
7 EPC4 EPC8 & EPC16 64DCLK FPGA CONF_DONE CONF_DONE CONF_DONE OE Low nstatus Low FPGA CRC (Cyclic Redundancy Check) FPGA nstatus Low FPGA Auto-Restart Configuration After Error FPGA nstatus FPGA FPGA DCLK Low DATA[] High FPP PS FPGA FPGA Altera Corporation 2 7 Volume 2
8 2 2 FPGA 2 2. FPGA DATA[] DATA[] FPGA DCLK DCLK DCLK FPGA DATA[] ninit_conf nconfig INIT_CONF JTAG FPGA INIT_CONF JTAG ninit_conf nconfig nconfig V CC OE nstatus POR Low OE Low ncs CONF_DONE FPGA 2 8 Altera Corporation Volume 2
9 EPC4 EPC8 & EPC16 Stratix APEX II FPP FPGA DATA[7..0] DATA[7..0] DCLK 1 Stratix APEX II FPGA DCLK 2-2 FPP ) MSEL FPGA 2-2. FPP V CC (1) V CC (1) Enhanced Configuration Device (6) n N.C. MSEL nceo Stratix Series or APEX II Device DCLK DATA[7..0] nstatus CONF_DONE nconfig nce (3) (3) GND WE#C WE#F RP#C RP#F DCLK DATA[7..0] A[20..0] OE (3) RY/BY# ncs(3) CE# ninit_conf (2) OE# (1) V CC DQ[15..0] WP# BYTE# (5) TM1 VCCW PORSEL PGM[2..0] V CC (1) (4) (4) N.C. N.C. N.C. N.C. N.C. TMO EXCLK (4) GND C-A0 (5) C-A1 (5) C-A15 (5) C-A16 (5) A0-F A1-F A15-F A16-F Altera Corporation 2 9 Volume 2
![.0] nstatus CONF_DONE nconfig nce (3) (3) GND WE#C WE#F RP#C RP#F DCLK DATA[7..0] A[20.](/docs-images/54/20110628/images/page_9.jpg ".0] OE (3) RY/BY# ncs(3) CE# ninit_conf (2) OE# (1) V CC DQ[15..0] WP# BYTE# (5) TM1 VCCW PORSEL PGM[2..0] V CC (1) (4) (4) N.C. N.C. N.C. N.C. N.C. TMO EXCLK (4) GND C-A0 (5) C-A1 (5) C-A15 (5) C-A16 (5) A0-F A1-F A15-F A16-F Altera Corporation 2 9 Volume 2")
10 2-2 (1) V CC (2) ninit_conf ninit_conf/nconfig ninit_conf ninit_conf nconfig V CC (3) OE ncs Quartus II Disable ncs and OE pull-ups on configuration device (4) PORSEL PGM[] EXCLK 2 8 (5) 100 PQFP C-A0 F-A0 C-A1 F-A1 C-A15 F-A15 C-A16 F-A16 BYTE# V CC 100 PQFP 88 Ultra FineLine BGA C-RP# F-RP# C-WE# F-WE# TM1 V CC TM0 GND WP# V CC (6) FPP FPGA MSEL[] FPGA FPP FPGA Stratix / APEX II FPGA FPGA nceo 2 FPGA nce 2 FPGA CONF_DONE FPGA 1 nstatus FPGA / FPP FPGA 2 10 Altera Corporation Volume 2
![V CC 100 PQFP 88 Ultra FineLine BGA C-RP# F-RP# C-WE# F-WE# TM1 V CC TM0 GND WP# V CC (6) FPP FPGA MSEL[] FPGA FPP FPGA](/docs-images/54/20110628/images/page_10.jpg "Stratix / APEX II FPGA FPGA nceo 2 FPGA nce 2 FPGA CONF_DONE FPGA 1 nstatus FPGA / FPP FPGA 2 10 Altera Corporation Volume")
11 EPC4 EPC8 & EPC16 Stratix Cyclone APEX II APEX 20KC APEX 20KE APEX 20K FLEX 10K PS FPP FPGA DCLK 1 (DATA[0]) DATA[7..1] Low FPGA PS DATA[0] FPGA DATA0 DATA[7..1] FPP PS FPGA PS FPGA FPGA DATA[n-1..0] n= n DATA[] FPGA Quartus II PS DATA FPGA FPGA DATA DATA[3] PS 2-3 FPGA PS MSEL FPGA Altera Corporation 2 11 Volume 2
![.1] FPP PS FPGA PS FPGA FPGA DATA[n-1.](/docs-images/54/20110628/images/page_11.jpg ".0] n= 1 2 4 8 n DATA[] FPGA Quartus II 1 8 3 4 PS DATA FPGA FPGA DATA DATA[3] 5 6 7")
12 2-3. PS FPGA n=8 V CC (1) V CC (1) Enhanced Configuration Device (6) n N.C. MSEL nceo FPGA0 DCLK DATA0 nstatus CONF_DONE nconfig nce (3) (3) WE#C RP#C DCLK DATA0 DATA1 OE (3) ncs (3) WE#F RP#F A[20..0] RY/BY# CE# OE# DQ[15..0] N.C. N.C. N.C. N.C. N.C. (6) n N.C. MSEL nceo GND FPGA1 DCLK DATA0 nstatus CONF_DONE nconfig nce GND (1) V CC ninit_conf (2) DATA 7 WP# BYTE# (5) TM1 VCCW PORSEL PGM[2..0] V CC (1) (4) (4) (6) n N.C. MSEL nceo FPGA7 DCLK DATA0 nstatus CONF_DONE nconfig nce GND GND TMO C-A0 (5) C-A1 (5) C-A15 (5) C-A16 (5) EXCLK A0-F A1-F A15-F A16-F (4) 2-3 (1) V CC (2) ninit_conf ninit_conf/nconfig ninit_conf ninit_conf nconfigv CC (3) OE ncs Quartus II Disable ncs and OE pull-ups on configuration device (4) PORSEL PGM[] EXCLK 2 8 (5) 100 PQFP C-A0 F-A0 C-A1 F-A1 C-A15 F-A15 C-A16 F-A16 BYTE# V CC 100 PQFP 88 Ultra FineLine BGA C-RP# F-RP# C-WE# F-WE# TM1 V CC TM0 GND WP# V CC (6) FPGA MSEL[] PS FPGA 2 12 Altera Corporation Volume 2
![.0] V CC](/docs-images/54/20110628/images/page_12.jpg "(1) (4) (4) (6) n N.C.")
13 EPC4 EPC8 & EPC PS 2 3. PS n = (1) 1 DATA0 DATA[7..1] Low 2 DATA[1..0] DATA[7..2] Low 4 DATA[3..0] DATA[7..4] Low 8 DATA[7..0] (1) DATA FPGA FPGA FPGA Nios Stratix Stratix Using Remote System Configuration with Stratix & Stratix GX Devices Altera Corporation 2 13 Volume 2
![.0] - 2 3 (1) DATA FPGA FPGA FPGA Nios Stratix Stratix Using Remote](/docs-images/54/20110628/images/page_13.jpg "System Configuration with Stratix & Stratix GX Devices Altera")
14 FPGA JTAG POR 2 14 Altera Corporation Volume 2
15 EPC4 EPC8 & EPC16 FPGA/ FPGA nconfig Low nstatus-oe Low Volume 2 Micron EPC4 Micron Flash Memory MT28F400B3 Data Sheet Sharp EPC16 Sharp LHF16J06 Data Sheet Flash Memory Used in EPC16 Devices Intel Advanced Boot Block Flash Memory (B3) 28F008/800B3, 28F016/160B3, 28F320B3, 28F640B3 Datasheet FPP Altera Corporation 2 15 Volume 2
16 2-4. FPP (1) V CC V CC Enhanced Configuration Device PLD or Processor n N.C. MSEL nceo Stratix Series or APEX II Device DCLK DATA[7..0] nstatus CONF_DONE nconfig nce V CC WE#C WE#F RP#C RP#F DCLK DATA[7..0] A[20..0] (2) OE RY/BY# (5) ncs CE# ninit_conf OE# DQ[15..0] V CC WE# RP# A[20..0] RY/BY# CE# OE# DQ[15..0] GND WP# BYTE# (3) TM1 VCCW PORSEL PGM[2..0] (4) (4) TMO EXCLK (4) GND C-A0 (3) C-A1 (3) C-A15 (3) C-A16 (3) A0-F A1-F A15-F A16-F 2-4 (1) EPC8 (2) EPC16 A20 EPC8 A20 A19 EPC4 A20 A19 A18 (3) 100 PQFP C-A0 F-A0 C-A1 F-A1 C-A15 F-A15 C-A16 F-A16 BYTE # V CC 100 PQFP 88 Ultra FineLine BGA C-RP# F- RP# C-WE# F-WE# TM1 V CC TM0 GND WP# V CC (4) PORSEL PGM[] EXCLK 2 8 (5) RY/BY# Sharp EPC8 EPC Altera Corporation Volume 2
![.0] GND WP# BYTE# (3) TM1 VCCW PORSEL PGM[2.](/docs-images/54/20110628/images/page_16.jpg ".0] (4) (4) TMO EXCLK (4) GND C-A0 (3) C-A1 (3) C-A15 (3) C-A16 (3) A0-F A1-F A15-F A16-F 2-4 (1) EPC8 (2) EPC16 A20 EPC8 A20 A19 EPC4 A20 A19 A18 (3) 100 PQFP C-A0 F-A0 C-A1 F-A1")
17 EPC4 EPC8 & EPC16 FPGA 8 FPGA 2 Stratix Stratix FPGA Stratix Using Remote System Configuration with Stratix & Stratix GX Devices 3 PGM[2..0] OE High PGM[2..0] nconfig FPGA 0 PGM[2] (MSB) PGM[2..0] PGM[2..0] GND 000 Altera Corporation 2 17 Volume 2
![Devices 3 PGM[2..0] OE High PGM[2.](/docs-images/54/20110628/images/page_17.jpg ".0] nconfig FPGA 0 PGM[2] (MSB) PGM[2..0] PGM[2.")
18 PGM[] - FPGA 3 2 FPGA 2 SRAM.sof 6 SOF PS FPP PS Quartus II Volume 2 FPGA Quartus II EPC4 EPC8 EPC M 2 18 Altera Corporation Volume 2
19 EPC4 EPC8 & EPC16 FPGA 8 FPGA FPP / 66 MHz APEX II FPGA 8 66 MHz = 528 Mbps 10 MHz 90 ns MHz = 160 Mbps 50% MHz = 300 Mbps Compression ModeQuartus II Configuration Device Options Stratix II FPGA Cyclone Stratix II FPGA Cyclone Stratix II FPGA Cyclone FPGA FPGA RAM / Altera Corporation 2 19 Volume 2
20 Stratix % 2 4 Stratix 2 4. Stratix (1) 98% 64% % 47% 57% 2 4 (1) DCLK EXCLK 2 1 N DCLK N % 50% Altera Corporation Volume 2
21 EPC4 EPC8 & EPC Configuration Device Clock Divider Unit External Clock (Up to 100 MHz) 10 MHz 33 MHz 50 MHz 66 MHz Divide by N DCLK Internal Oscillator DCLK FPGA DCLK FPGA DCLK FPGA MHz 33 MHz 50 MHz 66 MHz 2 5. (MHz) (MHz) (MHz) Altera Corporation 2 21 Volume 2
22 (N) Quartus II Device Settings Convert Programming Files Configuration Device Options (EXCLK) 1 10 MHz Volume 2 ISP JTAG JTAG FPGA 100,000 JTAG IEEE Std JTAG ISP IEEE Std JTAG ISP 10 MHz JTAG TCK 2 22 Altera Corporation Volume 2
23 EPC4 EPC8 & EPC16 JTAG ISP JTAG JTAG (PENDCFG) FPGA nconfig ninit_conf FPGA JTAG ISP FPGA/ ninit_conf JTAG ninit_conf FPGA Programmer options Options Initiate configuration after programming Quartus II 16 FPGA (UART Ethernet PCI ) / Micron EPC4 Micron Flash Memory MT28F400B3 Data Sheet Sharp EPC16 Sharp LHF16J06 Data Sheet Flash Memory Used in EPC16 Devices Intel Advanced Boot Block Flash Memory (B3) 28F008/800B3, 28F016/160B3, 28F320B3, 28F640B3 Datasheet Altera Corporation 2 23 Volume 2
24 JTAG ISP FPGA nconfiglow nstatus-oe Low FPGA nconfig Low JTAG 2 6. (1/2) DATA[7..0] DATA DCLK DATA DCLK FPGA DCLK DCLK FPGA DATA FPGA DCLK ncs ncs FPGA FPGA CONF_DONE FPGA nconfig ncs OE Low Disable ncs and OE pull-ups on configuration device Quartus II / 2 24 Altera Corporation Volume 2
25 EPC4 EPC8 & EPC (2/2) ninit_conf OE ninit_conf JTAG FPGA nconfig ninit_conf ninit_conf nconfig V CC POR Low 2 ms 100 ms OE POR OE Low OE FPGA nstatus OE FPGA nstatus-oe High Disable ncs and OE pull-ups on configuration device Quartus II / Altera Corporation 2 25 Volume 2
26 2 7. (1/3) A[20..0] 100 PQFP 4 A0 A1 A15 A16 C-A[] F-A[] 88 Ultra FineLine BGA EPC16 A20 EPC8 A20 A19 EPC4 A20 A19 A18 DQ[15..0] DQ[15..0] DQ[15..0] CE# Low High 2 26 Altera Corporation Volume 2
27 EPC4 EPC8 & EPC (2/3) RP# (1) Low High Low C-RP# F-RP# RP# OE# Low WE# (1) Low WE# C-WE# F-WE# WE# WP# V CC / V CC Quartus II V CC VCCW 3.3 V V CC Altera Corporation 2 27 Volume 2
28 2 7. (3/3) RY/BY# RY/BY# Sharp EPC8 EPC16 (2) BYTE# 100 PQFP 16 V CC 2 7 (1) 12 V 12 V 2 2 PCB C-WE# F-WE# (2) PCN0506: Addition of Intel Flash Memory As Source For EPC4, EPC8 & EPC16 Enhanced Configuration Devices Using Intel Flash Memory Based EPC4, EPC8 and EPC JTAG (1/2) TDI JTAG JTAG V CC TDO JTAG JTAG TCK JTAG JTAG GND TMS JTAG JTAG V CC 2 28 Altera Corporation Volume 2
29 EPC4 EPC8 & EPC JTAG (2/2) PGM[2..0] FPGA POF Quartus II PGM[2] MSB 0 PGM[2..0]=000 EXCLK DCLK High Low PORSEL 2 ms 100 ms POR PORSEL Low POR 100 ms PORSEL High POR 2 ms TM0 GND TM1 V CC POR POR V CC POR POR POR OE POR OE Low POR JTAG ISP POR POR 100 ms POR 2 ms PORSEL POR High 2 ms Low 100 ms Altera Corporation 2 29 Volume 2
30 POR V CC V CC V CC FPGA nstatus Low FPGA CRC FPGA nconfig OE FPGA CONF_DONE Low POR FPGA V CCINT CONF_DONE Low OE High FPGA EEPC POR CONF_DONE High POR OE High OE ncs CONF_DONE High DATA DCLK PORFPGA POR 2 POR PORSEL High 2 ms PORSEL Low 100 ms FPGA 100 ms 2 30 Altera Corporation Volume 2
31 EPC4 EPC8 & EPC16 FPGA nconfig Low Quartus II EPC4 EPC8 EPC16 POF Stratix Cyclone APEX II APEX20K Mercury ACEX 1K FLEX 10K FPGA SOF 1 4 JTAG ISP FPGA JTAG INIT_CONF 2 9FPGA ISP IEEE Std IEEE Std.1532 ISP 2 9. JTAG (1/3) (1) JTAG OPCODE SAMPLE/PRELOAD EXTEST Altera Corporation 2 31 Volume 2
32 2 9. JTAG (2/3) (1) JTAG OPCODE BYPASS TDI TDO 1 BST IDCODE IDCODE TDI TDO IDCODE TDO IDCODE 0100A0DDh USERCODE USERCODE TDI TDO USERCODE TDO 32 USERCODE INIT_CONF FPGA nconfig ninit_conf Low FPGA JTAG Run-Test/Idle ninit_conf Low ninit_conf nconfig JTAG Run-Test/Idle High nconfig High FPGA FPGA ISP Programmer options Options Initiate configuration after programming Quartus II (POF JAM JBC) 2 32 Altera Corporation Volume 2
33 EPC4 EPC8 & EPC JTAG (3/3) (1) JTAG OPCODE PENDCFG JTAG ISP ninit_conf Low FPGA/ FPGA/ nconfig FPGA/ ninit_conf FPGA INIT_CONF JTAG ninit_conf 2 9 (1) JTAG BDSL (POF) Quartus II Convert Programming Files Intel HEX.hexout Quartus II (APU) (1/2) EPC16 88 Ultra FineLine BGA PLMUEPC PQFP PLMQEPC-100 Altera Corporation 2 33 Volume 2
34 IEEE Std (JTAG) (2/2) EPC8 100 PQFP PLMQEPC-100 EPC4 100 PQFP PLMQEPC-100 IEEE Std (JTAG) IEEE Std JTAG BST JTAG 2-6 JTAG 2-6. JTAG TMS TDI t JCP t JCH t JCL tjpsu t JPH TCK t JPZX t JPCO t JPXZ TDO Signal to be Captured Signal to be Driven t JSZX t JSSU t JSH t JSCO t JSXZ JTAG (1/2) t JCP TCK 100 ns t JCH TCK High 50 ns t JCL TCK Low 50 ns 2 34 Altera Corporation Volume 2
35 EPC4 EPC8 & EPC JTAG (2/2) t JPSU JTAG 20 ns t JPH JTAG 45 ns t JPCO JTAG Clock-to-Output 25 ns t JPZX JTAG 25 ns t JPXZ JTAG 25 ns t JSSU 20 ns t JSH 45 ns t JSCO Clock-to-Output 25 ns t JSZX t JSXZ 25 ns 25 ns ninit_conf or VCC/nCONFIG t LOE OE/nSTATUS ncs/conf_done DCLK DATA Driven High t CE bit/byte 1 t HC t LC bit/byte bit/byte 2 n (1) (2) User I/O t OE Tri-State Tri-State User Mode INIT_DONE 2-7 (1) DCLK Low (2) DATA[] High Altera Corporation 2 35 Volume 2
36 Micron EPC4 Micron MT28F400B3 Data Sheet Flash Memory Used in EPC4 Devices Sharp EPC16 Sharp LHF16J06 Data Sheet Flash Memory Used in EPC16 Devices Intel EPC4 EPC16 Intel Flash 28F016B (1/2) f DCLK DCLK 40% 66.7 MHz t DCLK DCLK 15 ns t HC DCLK High 40% 6 ns t LC DCLK Low 40% 6 ns t CE OE DCLK 40 ns t OE OE DATA 40 ns t OH DCLK DATA (1) ns t CF (2) OE DCLK 277 ns t DF (2) OE DATA 277 ns t RE (3) DCLK OE 60 ns t LOE OE 60 ns f ECLK EXCLK 40% 100 MHz t ECLK EXCLK 10 ns t ECLKH EXCLKHigh 40% 4 ns 2 36 Altera Corporation Volume 2
37 EPC4 EPC8 & EPC (2/2) t ECLKL EXCLKLow 40% 4 ns t ECLKR EXCLK 100 MHz 3 ns t ECLKF EXCLK 100 MHz 3 ns t POR (4) POR 2 ms ms 100 ms ms 2 12 (1) t OH t OH = 0.5 (DCLK ) ns (2) FPGA CRC (3) CONF_DONE (4) FPGA V CCINT 2 ms POR 1 ms 100 ms POR 70 ms DC V CC GND V V I DC GND V I MAX DC V CC 100 ma I OUT DC ma P D 360 mw T STG C T AMB C T J 135 C Altera Corporation 2 37 Volume 2
38 2 14. V CC 3.3V V V I GND 0.3 V CC V V O 0 V CC V T A 0 70 C C T R 20 ns T F 20 ns DC V CC V V IH High 2.0 V CC V V IL Low 0.8 V V OH 3.3 V TTL High I OH = 4 ma 2.4 V 3.3 V COMS High I OH = 0.1 ma V CC 0.2 V V OL Low TTL I OL = 4 ma DC 0.45 V Low CMOS I OL = 0.1 ma DC 0.2 V I I V I = V CC I OZ V O = V CC R CONF OE ncs ninit CONF µa µa 6 kω 2 38 Altera Corporation Volume 2
39 EPC4 EPC8 & EPC I CC I CC µa I CC1 V CC ma I CCW V CCW (1) (1) 2 16 (1) V CCW CIN 10 pf COUT 10 pf EPC16 88 Ultra FineLine BGA 100 PQFP 0.8 mm Ultra FineLine BGA PCB EPC8 EPC4 100 PQFP 100 PQFP Ultra FineLine BGA PCB Gerber Altera Corporation 2 39 Volume 2
40 Ultra FineLine BGA PCB (1) NC VCC A20 A11 A15 A14 A13 A12 GND DCLK DATA7 NC OE C-WE# (2) A16 A8 A10 A9 DQ15 PGM0 DQ14 DQ7 DATA5 DATA6 TCK F-WE# (2) RY/BY# (4) ninit CONF PGM1 DQ13 DQ6 DQ4 DQ5 DATA4 TDI GND (5) F-RP# (2) TM1 VCC DQ12 C-RP# (2) VCC VCC DATA3 TDO WP# (3) VCCW A19 DQ11 VCC DQ10 DQ2 DQ3 DATA2 TMS NC NC PGM2 PORSEL DQ9 DQ8 DQ0 DQ1 DATA1 VCC ncs A18 A17 A7 A6 A3 A2 A1 VCC GND DATA0 NC GND EXCLK A5 A4 A0 CE# GND OE# TM0 GND NC 2-8 (1) WP# WE# RP# (2) F-RP# F-WE# C-RP# C-WE# C-WE# F-WE# PCB F-RP# C-RP# PCB (3) WP# High (3.3 V) Quartus II (4) RY/BY# Sharp (5) D3 Intel EPC16 NC 2 40 Altera Corporation Volume 2
41 EPC4 EPC8 & EPC PQFP Sharp EPC16 EPC8 100 PQFP Micron EPC4 Intel EPC16 EPC8 EPC PQFP PCB Altera Corporation 2 41 Volume 2
42 PQFP PCB (1) (2) 0.65-mm Pad Pitch mm 19.3 mm mm 25.3 mm 2.4 mm mm 2-9 (1) 0.5 mm (2) 0.3 mm 2 42 Altera Corporation Volume 2
43 EPC4 EPC8 & EPC EPC4 EPC8 EPC EPC4 100 PQFP EPC4QC100 EPC4 100 PQFP EPC4QI100 EPC8 100 PQFP EPC8QC100 EPC8 100 PQFP EPC8QI100 EPC PQFP EPC16QC100 EPC PQFP EPC16QI100 EPC16 88 UBGA EPC16UC88 Altera Corporation 2 43 Volume 2
44 2 44 Altera Corporation Volume 2
Stratix IIデバイス・ハンドブック Volume 1
3. & SII51003-4.0 IEEE Std. 1149.1 JTAG Stratix II IEEE Std. 1149.1 JTAG BST JTAG Stratix II Quartus II Jam.jam Jam Byte-Code.jbc JTAG Stratix II JTAG BST IOE I/O JTAG CONFIG_IO I/O Stratix II JTAG Stratix
Cyclone II Device Handbook
VI. Cyclone II Cyclone II JTAG 13 Cyclone II 14 Cyclone II IEEE 1149.1 (JTAG) Altera Corporation VI 1 Preliminary Cyclone II, Volume 1 13 14 / 13 2004 11 v1.1 2004 6 v1.0 14 2004 6 v1.0 AS AS 13-8 MAX
コンフィギュレーション & テスト
SIIGX51005-1.0 5. & IEEE Std. 1149.1 (JTAG) Stratix II GX IEEE Std. 1149.1 JTAG BST JTAG Stratix II GX Quartus II Jam (.jam) Jam Byte-Code (.jbc) JTAG Stratix II GX JTAG BST IOE I/O JTAG CONFIG_IO I/O
IEEE (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices
4. Stratix II Stratix II GX IEEE 49. (JTAG) SII529-3. PCB PCB Bed-of-nails PCB 98 Joint Test Action Group (JTAG) IEEE Std. 49. (BST) PCB BST 4-4-. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin
Arria GXデバイスのIEEE (JTAG)バウンダリ・スキャン・テスト
3. Arria GX IEEE 49. (JTAG) AGX523-. PCB PCB Bed-of-nails PCB 98 Joint Test Action Group (JTAG) IEEE Std. 49. (BST) PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data
MAX IIデバイスのIEEE （JTAG）バウンダリ・スキャン・テスト
3. MAX II IEEE 49. JTAG MII54-.6 PCB PCB Bed-of-nails PCB 98 Joint Test Action Group JTAG IEEE Std. 49. BST PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data Out Core
エンハンスド・コンフィギュレーション（EPC）デバイス・データシート
2016.05.04 CF52002 更新情報 サポートされるデバイス 表 1: アルテラ EPCS デバイス デバイス メモリ サイズ ( ビット ) オンチップ復元のサポート ISP サポート カスケード接続サポート 再プログラム可能 動作電圧 (V) EPC4 4,194,304 有有無有 3.3 EPC8 8,388,608 有有無有 3.3 EPC16 16,777,216 有有無有 3.3
USB-Blasterダウンロード・ケーブル・ユーザガイド
USB-Blaster 101 Innovation Drive San Jose, CA 95134 www.altera.com 2.3 2007 5 UG-USB81204-2.3 P25-10325-03 Copyright 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company,
Cyclone IIIデバイスのI/O機能
7. Cyclone III I/O CIII51003-1.0 2 Cyclone III I/O 1 I/O 1 I/O Cyclone III I/O FPGA I/O I/O On-Chip Termination OCT Quartus II I/O Cyclone III I/O Cyclone III LAB I/O IOE I/O I/O IOE I/O 5 Cyclone III
XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO
- 5ns - f CNT 25MHz - 800~6,400 36~288 5V ISP - 0,000 / - / 36V8-90 8 - IEEE 49. JTAG 24mA 3.3V 5V PCI -5-7 -0 CMOS 5V FastFLASH XC9500 XC9500CPLD 0,000 / IEEE49. JTAG XC9500 36 288 800 6,400 2 XC9500
The Intelligent Technology Company ALTERA CPLD/FPGA ELS5004_S000_10 2006 4 ALTERA CPLD/FPGA...3...3 - Absolute Maximum Ratings...3 - Recommended Operating Conditions...4 - DCDC Operating Conditions...4
1. 3 1.1.....3 1.2... 3 1.3... 5 2. 6 3. 8 4. Beryll 9 4.1... 9 4.2... 9 4.3... 10 4.4... 10 5. Beryll 14 5.1 Cyclone V GX FPGA... 14 5.2 FPGA ROM...
Mpression Beryll Board Revision 1.0 2014/2 2014/2 Mpression by Macnica Group http://www.m-pression.com 1. 3 1.1.....3 1.2... 3 1.3... 5 2. 6 3. 8 4. Beryll 9 4.1... 9 4.2... 9 4.3... 10 4.4... 10 5. Beryll
Quartus II はじめてガイド ‐ Device and Pin Options 設定方法
ALTIMA Corp. Quartus II はじめてガイド Device and Pin Options 設定方法 ver.10.0 2010 年 9 月 ELSENA,Inc. Quartus II はじめてガイド Device and Pin Options 設定方法 目次 1. はじめに... 3 2. Device and Pin Options の起動... 3 3. Device and
FPGAメモリおよび定数のインシステム・アップデート
QII53012-7.2.0 15. FPGA FPGA Quartus II Joint Test Action Group JTAG FPGA FPGA FPGA Quartus II In-System Memory Content Editor FPGA 15 2 15 3 15 3 15 4 In-System Memory Content Editor Quartus II In-System
Quartus Prime はじめてガイド - デバイス・オプションの設定方法
ALTIMA Corp. Quartus Prime はじめてガイドデバイス オプションの設定方法 ver.15.1 2016 年 5 月 Rev.3 ELSENA,Inc. Quartus Prime はじめてガイド デバイス オプションの設定方法 目次 1. 2. はじめに...3 デバイス オプションの設定...4 2-1. 2-2. 2-3. 2-4. 2-5. 2-6. 2-7. 2-8.
pin-csp011.xls
CSP-011-130E(EPF10K130ERC240) ピン番号 デバイスピン名称 信号名 内容 処理 1 TCK TCK JTAG:TCK プルダウン / 内部使用 2 CONF_DONE CONF_DONE CONF_DONE プルアップ / 内部使用 3 nceo nceo CEO プルアップ / 内部使用 4 TDO TDO JTAG:TDO プルアップ / 内部使用 5 VCCINT
MSM514400E/EL
1 1,08,576-Word x -BiYNAMIC RAM : 2001 1 CMOS 1,08,576 2 CMOS 26/20 SOJ 26/20 TSOP L!"1,08,576!"5V 10%!" : TTL!" : TTL!" : 1,02 16ms 1,02 128ms L-!"!"CAS RAS RAS!"!" : 26/20 300mil SOJ (SOJ26/20-P-300-1.27)
AN 100: ISPを使用するためのガイドライン
ISP AN 100: In-System Programmability Guidelines 1999 5 ver. 3 Application Note 100 Time-to-Market ISP PLD PCB ISP IEEE Std. 1149.1 JTAG Joint Test Action Group JTAG PCB ISP ISP IEEE Std.1149.1 ISP ISP
DS555 : XA2C256 CoolRunner-II オートモーティブ CPLD
0 XA2C256 Coolunner-II CPLD DS555 (v1.1) 2007 5 5 0 0 AEC-Q100 PPAP I Q ( ) T A = -40 C +105 C T J = +125 C (Q ) 1.8V 0.18 CMOS CPLD - ( Coolunner -II ) - 1.5V 3.3V - 100 VQFP (80 ) - 144 TQFP (118 ) -
HN58V256Aシリーズ/HN58V257Aシリーズ データシート
HN58V256A HN58V257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58V257A) RJJ03C0132-0600 Rev. 6.00 2007. 05. 24 HN58V256A HN58V257A 32768 8 EEPROM ROM MNOS CMOS 64 3V 2.7 5.5V 120ns (max)
インテル® FPGA USBダウンロード・ケーブル・ユーザーガイド
更新情報 フィードバック 最新版をウェブからダウンロード : PDF HTML 目次 目次 1 USB ダウンロード ケーブルの概要... 3 1.1 USB ダウンロード ケーブル レビジョン... 3 1.2 サポートしているデバイスおよびホストシステム... 3 2 USB ダウンロード ケーブルの仕様... 4 2.1 ブロック図および寸法...4 2.2 ケーブルとボードの接続...4 2.3
R1RW0408D シリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
HN58C256A シリーズ/HN58C257A シリーズ データシート
HN58C256A HN58C257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58C257A) RJJ03C0133-0600Z Rev. 6.00 2006. 10. 26 HN58C256A HN58C257A 32768 8 EEPROM ROM MNOS CMOS 64 5V±10% 85ns/100ns (max)
AN 74: アルテラ・デバイスの消費電力評価方法
AN 74: Evaluating Power for Altera Devices 1998 1 ver.2 Application Note 74 P EST = P INT + P IO P INT = I CCINT V CCINT P IO = P ACOUT + P DCOUT P EST = (I CCINT V CCINT ) + (P ACOUT + P DCOUT ) Altera
Nios® II HAL API を使用したソフトウェア・サンプル集 「Modular Scatter-Gather DMA Core」
ALTIMA Company, MACNICA, Inc Nios II HAL API Modular Scatter-Gather DMA Core Ver.17.1 2018 8 Rev.1 Nios II HAL API Modular Scatter-Gather DMA Core...3...3...4... 4... 5 3-2-1. msgdma... 6 3-2-2. On-Chip
Quartus II はじめてガイド - Convert Programming File の使い方
ALTIMA Corp. Quartus II はじめてガイド Convert Programming File の使い方 ver.14 2015 年 1 月 Rev.1 ELSENA,Inc. Quartus II はじめてガイド Convert Programming File の使い方 目次 1. 2. はじめに...3 操作方法...3 2-1. 2-2. 2-3. Convert Programming
ネットリストおよびフィジカル・シンセシスの最適化
11. QII52007-7.1.0 Quartus II Quartus II atom atom Electronic Design Interchange Format (.edf) Verilog Quartus (.vqm) Quartus II Quartus II Quartus II Quartus II 1 Quartus II Quartus II 11 3 11 12 Altera
AN 630: アルテラCPLD におけるリアルタイムISP およびISP クランプ
CPLD ISP ISP この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください AN-630-1.0 アプリケーション ノート このアプリケーションノートでは MAX II および MAX V デバイスにおけるリアルタイム ISP(In-System Programmability)
R1RP0416D シリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
R1LV0416Dシリーズ データシート
Wide Temperature Range Version 4M SRAM (256-kword 16-bit) RJJ03C0237-0100 Rev. 1.00 2007.05.24 262,144 16 4M RAM TFT 44 TSOP II 48 CSP 0.75mm 3.0V 2.7V 3.6V 55/70ns max 3µW typ V CC =3.0V 2CS 40 +85 C
R1LV1616H-I シリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
ECP2/ECP2M ユーザーズガイド
Lattice MachXO Lattice Lattice MachXO_design_guide_rev2.2.ppt Page: 2 1. MachXO 1-1. 1-2. PLL 1-3. JTAG 1-4. 2. MachXO I/O Bank I/O 2-1. I/O BANK 2-2. I/O I/F 2-3. I/F 2-4 I/F 2-5. 2-6. LVDS I/F 2-7. I/F
AN 386: Quartus II ソフトウェアでのパラレル・フラッシュ・ローダの使用
FPGA の集積度が増加される場合 より大きいコンフィギュレーション ストレージの必要性も高まっています システムにコモン フラッシュ インタフェース (CFI) が内蔵されている場合は そのシステムを FPGA コンフィギュレーション ストレージにも利用できます MAX II デバイスのパラレル フラッシュ ローダ (PFL) 機能は JTAG インタフェースを介して CFI フラッシュ メモリ
untitled
COPAL ELECTRONICS 32 (DP) DP INC 2 3 3 RH RL RWB 32 C S U/D INC U/D CS 2 2 DP7114 32 SOIC CMOS 2.5 V - 6.0 V / 10 kω 50 kω 100 kω TSSOP MSOP /BFR INC / U/D RH RoHS GND RWB RL CS VCC 2017 6 15 1 : R = 2
Quartus II はじめてガイド － Device & Pin Options 設定方法
- Quartus II はじめてガイド - Device & Pin Options 設定方法 ver.9.1 2010 年 5 月 1. はじめに この資料は Quartus II における Device & Pin Options の設定に関して説明しています Device & Pin Options ダイアログ ボックスでは 現在のプロジェクトで選択されているデバイスにおけるデバイス オプションとピン
R1RW0416DI シリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
AN 357: Error Detection & Recovery Using CRC in Altera FPGA Devices
2008 年 7 月 ver. 1.4 アルテラ FPGA デバイスの CRC によるエラー検出およびリカバリ Application Note 357 概要 航空電子 テレコム システム コントロール および軍事用アプリケーションの分野で使用されるクリティカルな用途では 以下ができることが重要です FPGA デバイスに格納されたコンフィギュレーション データが正確であるかを確認する システムにコンフィギュレーション
Nios II 簡易チュートリアル
Nios II Ver. 7.1 2007 10 1. Nios II Nios II JTAG UART LED 8 PIO LED < > Quartus II SOPC Builder Nios II Quartus II.sof Nios II IDE Stratix II 2S60 RoHS Nios II Quartus II http://www.altera.com/literature/lit-nio2.jsp
R1EV5801MBシリーズ データシート
1M EEPROM (128-kword 8-bit) Ready/Busy and function R10DS0209JJ0100 Rev.1.00 131072 8 EEPROM ROM MONOS CMOS 128 2.7V 5.5V 150ns (max) @ Vcc=4.5V 5.5V 250ns(max) @ Vcc=2.7V 5.5V 20mW/MHz (typ) 110µW (max)
Nios II ハードウェア・チュートリアル
Nios II ver. 7.1 2007 8 1. Nios II FPGA Nios II Quaruts II 7.1 Nios II 7.1 Nios II Cyclone II count_binary 2. 2-1. http://www.altera.com/literature/lit-nio2.jsp 2-2. Nios II Quartus II FEATURE Nios II
Express5800/320Fa-L/320Fa-LR
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
Quartus Prime - プログラミング・ファイルの生成や変換（Convert Programming Files）
ALTIMA Corp. Quartus Prime プログラミング ファイルの生成や変換 (Convert Programming Files) ver.15.1 2016 年 5 月 Rev.1 ELSENA,Inc. Quartus Prime プログラミング ファイルの生成や変換 (Convert Programming Files) 目次 1. 2. はじめに...3 操作方法...4 2-1.
Report Template
1 ( ) 4... 4... 4 ispvm system... 5... 6... 6... 7 I/O... 7 USB... 9... 12 ( )... 14... 15 ( ) 16... 16 Dual Boot... 16 Primary Image file... 19 USERCODE/UES... 21 I/O... 22... 24 ATE... 26 SVF... 29 SVF...
DS90LV V or 5V LVDS Driver/Receiver (jp)
DS90LV019 DS90LV019 3.3V or 5V LVDS Driver/Receiver Literature Number: JAJS563 DS90LV019 LVDS 1 / DS90LV019 Low Voltage Differential Signaling (LVDS) 1 CMOS / DS90LV019 EIA-644 IEEE1596.3 (SCI LVDS) 2
プロセッサ・アーキテクチャ
2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface
AN 100: ISPを使用するためのガイドライン
ISP AN 100: In-System Programmability Guidelines 1998 8 ver.1.01 Application Note 100 ISP Altera Corporation Page 1 A-AN-100-01.01/J VCCINT VCCINT VCCINT Page 2 Altera Corporation IEEE Std. 1149.1 TCK
Stratix IIIデバイスの外部メモリ・インタフェース
8. Stratix III SIII51008-1.1 Stratix III I/O R3 SRAM R2 SRAM R SRAM RII+ SRAM RII SRAM RLRAM II 400 MHz R Stratix III I/O On-Chip Termination OCT / HR 4 36 R ouble ata RateStratix III FPGA Stratix III
HardCopy IIIデバイスの外部メモリ・インタフェース
7. HardCopy III HIII51007-1.0 Stratix III I/O HardCopy III I/O R3 R2 R SRAM RII+ RII SRAM RLRAM II R HardCopy III Stratix III LL elay- Locked Loop PLL Phase-Locked Loop On-Chip Termination HR 4 36 HardCopy
Quartus II はじめてガイド - Device and Pin Options 設定方法
ALTIMA Corp. Quartus II はじめてガイド Device and Pin Options 設定方法 ver.14 2015 年 3 月 Rev.1 ELSENA,Inc. Quartus II はじめてガイド Device and Pin Options 設定方法 目次 1. 2. 3. はじめに...3 Device and Pin Options の起動...4 Device
5 2 5 Stratix IV PLL 2 CMU PLL 1 ALTGX MegaWizard Plug-In Manager Reconfig Alt PLL CMU PLL Channel and TX PLL select/reconfig CMU PLL reconfiguration
5. Stratix IV SIV52005-2.0 Stratix IV GX PMA BER FPGA PMA CMU PLL Pphased-Locked Loop CDR 5 1 5 3 5 5 Quartus II MegaWizard Plug-In Manager 5 42 5 47 rx_tx_duplex_sel[1:0] 5 49 logical_channel_address
HardCopy IIデバイスのタイミング制約
7. HardCopy II H51028-2.1 Stratix II FPGA FPGA ASIC HardCopy II ASIC NRE Quartus II HardCopy Design Center HCDC Quartus II TimeQuest HardCopy II 2 DR2 TimeQuest TimeQuest FPGA ASIC FPGA ASIC Quartus II
DS90CP04 1.5 Gbps 4x4 LVDS Crosspoint Switch (jp)
1.5 Gbps 4x4 LVDS Crosspoint Switch Literature Number: JAJS984 1.5Gbps 4 4 LVDS 4 4 (LVDS) ( ) 4 4:1 4 1 MODE 4 42.5Gb/s LVDS 20010301 33020 23900 11800 ds200287 2007 12 Removed preliminary. Removed old
mbed祭りMar2016_プルアップ.key
1 2 4 5 Table 16. Static characteristics (LPC1100, LPC1100L series) continued T amb = 40 C to +85 C, unless otherwise specified. Symbol Parameter Conditions Min Typ [1] Max Unit Standard port pins, RESET
MSM51V18165F
1 電子デバイス MSM51V1165F 1,04,576-Word 16-Bit DYNAMIC RAM : EDO 機能付き高速ページモード 2000 10 MSM51V1165F CMOS 1,04,576 16 4 2 CMOS 42 SOJ 50/44 TSOP 1,04,576 16 3.3V 0.3V LVTTL LVTTL 1024 /16ms EDO!"# $"# $"# 42 400mil
N Express5800/R320a-E4 N Express5800/R320a-M4 ユーザーズガイド
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
Express5800/R320a-E4, Express5800/R320b-M4ユーザーズガイド
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
AN6591FJM
IC AN6591FJM PHS, PLL IC AN6591FJMPHSIF PLL IC QFN (Quad flat non-leaded PKG) (0.63) 34 44 R0.30 6.20±0.10 (6.00) 33 23 1 11 (0.63) 22 12 3-C 0.50 (6.00) 6.20±0.10 0.20±0.10 0.80 max Unit : mm, PLL,, APC
Express5800/320Fa-L/320Fa-LR/320Fa-M/320Fa-MR
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
Quartus II はじめてガイド - デバイス・プログラミング方法
- Quartus II はじめてガイド - デバイス プログラミング方法 ver. 9.1 2010 年 1 月 1. はじめに この資料では Quartus II の Programmer の操作方法を紹介しています Programmer を使用し デバイスにプログラミング ( デバイスへの書き込み ) を行います アルテラのデバイスへデータを書き込むときには プログラミング ハードウェアを使用します
Quartus Prime はじめてガイド - デバイス・プログラミングの方法
ALTIMA Corp. Quartus Prime はじめてガイドデバイス プログラミングの方法 ver.15.1 2016 年 3 月 Rev.1 ELSENA,Inc. Quartus Prime はじめてガイド デバイス プログラミングの方法 目次 1. 2. 3. 4. はじめに...3 プログラミング方法...5 Auto Detect 機能...14 ISP CLAMP 機能...17
Express5800/R320a-E4/Express5800/R320b-M4ユーザーズガイド
7 7 障害箇所の切り分け 万一 障害が発生した場合は ESMPRO/ServerManagerを使って障害の発生箇所を確認し 障害がハー ドウェアによるものかソフトウェアによるものかを判断します 障害発生個所や内容の確認ができたら 故障した部品の交換やシステム復旧などの処置を行います 障害がハードウェア要因によるものかソフトウェア要因によるものかを判断するには E S M P R O / ServerManagerが便利です
HD74HCT564, HD74HCT574
ご注意 安全設計に関するお願い 1. 弊社は品質 信頼性の向上に努めておりますが 半導体製品は故障が発生したり 誤動作する場合があります 弊社の半導体製品の故障又は誤動作によって結果として 人身事故 火災事故 社会的損害などを生じさせないような安全性を考慮した冗長設計 延焼対策設計 誤動作防止設計などの安全設計に十分ご留意ください 本資料ご利用に際しての留意事項 1. 本資料は お客様が用途に応じた適切なルネサステクノロジ製品をご購入いただくための参考資料であり
Quartus II - デバイスの未使用ピンの状態とその処理
Quartus II はじめてガイド デバイスの未使用ピンの状態とその処理 ver. 9.1 2010 年 6 月 1. はじめに ユーザ回路で使用していないデバイス上のユーザ I/O ピン ( 未使用ユーザ I/O ピン ) は Quartus II でコンパイルすることによりピンごとに属性が確定されます ユーザは 各未使用ユーザ I/O ピンがどのような状態 ( 属性 ) であるかに応じて 基板上で適切な取り扱いをする必要があります
DAC121S101/DAC121S101Q 12-Bit Micro Power, RRO Digital-to-Analog Converter (jp)
DAC121S101 DAC121S101/DAC121S101Q 12-Bit Micro Power, RRO Digital-to-Analog Converter Literature Number: JAJSA89 DAC121S101 12 D/A DAC121S101 12 D/A (DAC) 2.7V 5.5V 3.6V 177 A 30MHz 3 SPI TM QSPI MICROWIRE
Express5800/320Fc-MR
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
MSM51V18165F
OKI 2008 10 1 OKI OKI OKI 2008 10 1 OKI 193-8550 550-1 http://www.okisemi.com/jp/ OKI MSM51V18165F FJDD51V18165F-03 2005 6 3 1,048,576-Word 16-Bit DYNAMIC RAM : EDO MSM51V18165F CMOS 1,048,576 16 4 2 CMOS
DS90LV011A 3V LVDS 1 回路入り高速差動出力ドライバ
3V LVDS Single High Speed Differential Driver Literature Number: JAJS962 Single High Speed Differential Driver 19961015 23685 ds200149 Input Voltage changed to 3.6V from 5V Updated DC and AC typs basic
ANJ_1092A
Application Note SBAA066 ± ± ± ± µ ± ± ± ± 24 Bits 20/24MSB 2 s f S 768 khz 25 MHz (1) V IH 2.0 5.0 V (1) V IL 0 0.8 V (2) V IH 3.0 0 V (2) V IL 5.0 4.2 V (1) I IH V IH = V DD ±10 µa (1) I IL V IL = 0V
Avalon Memory-Mappedブリッジ
11. Avalon emory-apped QII54020-8.0.0 Avalon emory-apped Avalon- OPC Builder Avalon- OPC Builder Avalon- OPC Builder Avalon-11 9 Avalon- Avalon- 11 12 Avalon- 11 19 OPC Builder Avalon emory-apped Design
KEIm-08SoMハードウェアマニュアル
KEIm-08SoM ハードウェアマニュアル Ver.1.1.2 はじめにこの度は KEIm 製品をお買い上げいただき誠にありがとうございます 本製品をご使用になる前に 本マニュアル及び関連資料を十分ご確認いただき 使用上の注意を守って正しくご使用ください 取扱い上の注意 本書に記載されている内容は 将来予告なく変更されることがあります 本製品のご使用にあたっては 弊社窓口又は弊社ホームページなどで最新の情報をご確認ください
matrox0
Image processing products Hardware/Software Software Hardware INDEX 4 3 2 12 13 15 18 14 11 10 21 26 20 9 8 7 6 5 Hardware 2 MatroxRadient 3 MatroxSolios MatroxMorphis MatroxVio 10 MatroxOrionHD 11 MatroxConcord
MAX 10 FPGA コンフィグレーション・ユーザーガイド
UG-M10CONFIG 2017.02.21 更新情報 フィードバック 目次 目次 1 MAX 10 FPGA コンフィグレーションの概要...4 2 MAX 10 FPGA のコンフィグレーション手法と機能...5 2.1 コンフィグレーション手法... 5 2.1.1 JTAG コンフィグレーション... 5 2.1.2 内部コンフィグレーション... 6 2.2 コンフィグレーション機能...
RMWV3216A Series Datasheet
32Mbit 低 消 費 電 力 SRAM (2M word 16bit) R10DS0259JJ0100 Rev.1.00 概 要 RMWV3216A シリーズは 2,097,152 ワード 16 ビット 構 成 の 32M ビットスタティック RAM です Advanced LPSRAM 技 術 を 採 用 し 高 密 度 高 性 能 低 消 費 電 力 を 実 現 しております したがって RMWV3216A
Untitled
R1LV0816ABG -5SI, 7SI 8Mb Advanced LPSRAM (512k word x 16bit) RJJ03C0295-0100 Rev.1.00 2009.12.14 R1LV0816ABG 0.15µm CMOS 524,288 16 RAM TFT R1LV0816ABG R1LV0816ABG 7.5mm 8.5mm BGA (f-bga [0.75mm, 48 ])
R1RP0416DIシリーズデータシート
Wide Temperature Version 4M High Speed SRAM (256-kword 16-bit) データシート RJJ03C0097-0201 Rev.2.01 概要 R1RP0416DI シリーズは 256k ワード 16 ビット構成の 4M ビット高速スタティック RAM です CMOS(6 トランジスタメモリセル ) プロセス技術を採用し, 高密度, 高性能, 低消費電力を実現しました
A Responsive Processor for Parallel/Distributed Real-time Processing
E-mail: yamasaki@{ics.keio.ac.jp, etl.go.jp} http://www.ny.ics.keio.ac.jp etc. CPU) I/O I/O or Home Automation, Factory Automation, (SPARC) (SDRAM I/F, DMAC, PCI, USB, Timers/Counters, SIO, PIO, )
XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices
XAPP858 (v1.1) 2007 1 9 : Virtex-5 FPGA Virtex-5 DDR2 SDRAM : Karthi Palanisamy Maria George (v1.1) DDR2 SDRAM Virtex -5 I/O ISERDES (Input Serializer/Deserializer) ODDR (Output Double Data Rate) DDR2
DDR3 SDRAMメモリ・インタフェースのレベリング手法の活用
WP-01034-1.0/JP DLL (PVT compensation) 90 PLL PVT compensated FPGA fabric 90 Stratix III I/O block Read Dynamic OC T FPGA Write Memory Run Time Configurable Run Time Configurable Set at Compile dq0 dq1
main.dvi
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LM9822 3 Channel 42-Bit Color Scanner Analog Front End (jp)
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基盤設計時資料
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Express5800/R110a-1Hユーザーズガイド
4 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Xeon Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0B60: DIMM group #1 has been disabled. : Press to resume, to
R1LV0816ASB データシート
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LTC ビット、200ksps シリアル・サンプリングADC
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TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA Vac/10 A [85-AA-0003] m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A [ ] 2016
![TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA Vac/10 A [85-AA-0003] m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A [ ] 2016](/thumbs/93/112128441.jpg "TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA Vac/10 A [85-AA-0003] m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A [ ] 2016")
No. IB028901 Nov. 2016 1. 11 TOS7200 2. 14 3. 19 4. 23 5. 39 6. 49 7. 51 TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA5-15 125 Vac/10 A [85-AA-0003] 1 2.5 m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A
LM5021 AC-DC Current Mode PWM Controller (jp)
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LP3470 Tiny Power On Reset Circuit (jp)
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RMLV0816BGBG Datasheet
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AN15880A
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KEIm-25ヘッダーボードハードウェアマニュアル
Ver.1.0 はじめにこの度は KEIm 製品をお買い上げいただき誠にありがとうございます 本製品をご使用になる前に 本マニュアル及び関連資料を十分ご確認いただき 使用上の注意を守って正しくご使用ください 取扱い上の注意 本書に記載されている内容は 将来予告なく変更されることがあります 本製品のご使用にあたっては 弊社窓口又は弊社ホームページなどで最新の情報をご確認ください 本製品には一般電子機器用部品が使用されています
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