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しげのぶひろなが
5 years ago
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1 MWE2009 最新 RF アナログデジタル融合技術ワークショップ年 11 月 25 日完全デジタル PLL 技術の動向 Review of All Digital PLL (ADPLL) 小林春夫 ( 群馬大 ) 内藤智洋高橋伸夫壇徹 ( 三洋半導体 ) 1

2 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 2

3 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 3

4 ADPLL 技術の背景完全デジタル PLL 回路 (All Digital Phase Locked Loop: ADPLL) すべてをデジタル回路で構成した PLL 回路微細デジタル CMOS SOC に適した技術デルフト工科大学 ( 蘭 )Bogdan Staszewski 教授 ( 元 Texas Instruments 社 ) によって提案各国の大学や企業で活発に研究 PLL 回路技術に加え DSP の知識が不可欠 ADPLL の設計思想は, 微細 CMOS SOC 内部の他のアナログ RF 回路の設計方針にも示唆を与える 4

5 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 5

6 RF 通信機での周波数シンセサイザ周波数シンセサイザ : 外部から安定した基準周波数信号 (Fref) を受け取り FCW (Frequency Command Word) に従った周波数信号を生成する回路 RF 通信機器に要求される周波数シンセサイザ性能低位相ノイズ低スプリアス成分高速スイッチング広いチューニング周波数帯域低消費電力低コスト ( 小チップ面積アナログオプション不要 ) 移植性 ( プロセスポータビリテイ ) 6

7 従来の PLL 回路 7 周波数シンセサイザ従来のアナログ PLL アナログデジタル混載 PLL アナログ回路要素が残っている - アナログフィルタのチップ面積大 - プロセス変更による再設計要 - 微細化に伴う低電圧動作難アナログ PLL アナログデジタル混載 PLL アナログ回路アナログ回路基準信号 PFD アナログフィルタ VCO 基準信号出力信号 PFD アナログフィルタ VCO 出力信号分周器分周期プログラマブルプログラマブル分周器分周期周波数制御入力デジタル回路 7

8 完全デジタル PLL 回路 All Digital PLL (ADPLL) Fout=FCW Fref アナログ構成 PFD VCO アナログフィルタデジタル構成 TDC DCO デジタル演算 PLL 回路全ての構成をデジタル回路で実現 8

9 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 9

10 微細 CMOS と ADPLL 微細デジタルCMOS SOC 内での実現に適す CMOSプロセス微細化による性能向上低電源電圧動作可小チップ面積実現初回試作での完全動作が期待プロセス開発と並行して回路設計プロセスポータビリテイプロセススケーラビリテイ 10

11 ADPLL の内部の特長 (1) デジタルでの手法適用可回路構成回路設計検証テストアナログフィルタ ( 抵抗キャパシタ多用 ) をデジタルフィルタに置き換えチップ面積縮小チャージポンプ回路不要低電源電圧動作可低位相雑音化 ( チャージポンプのスイッチ動作なし ) 発振出力の位相雑音の要因 3つに特定できる 1 TDC 時間分解能 2 DCO 周波数分解能 3 DCO 位相雑音 11

12 ADPLL の内部の特長 (2) プログラム制御高速整定と位相雑音のトレードオフ問題を解決 - 設定周波数を変化させた過渡状態 : 制御ループ ( デジタルフィルタ ) の時定数を小高速応答 - 動作の収束後 : 低位相雑音になるようにループ伝達関数を設定デジタル自己校正の適用製造プロセス電源電圧温度変動のループ伝達関数への影響を自動的にキャンセル可 12

13 時間領域アナログ回路と ADPLL V V V 低電圧化高速化 Time Time Tim 低電圧化振幅 : 小電圧分解能高速化時間分解能 ADPLLを提唱したBogdan Staszewski 教授次の考えに基づいて設計ディープサブミクロンのCMOS 製造プロセスにおいてデジタル信号の時間分解能はアナログ信号の電圧分解能よりも優れている 13

14 デジタル CMOS 回路と ADPLL デジタル CMOS 回路 CMOS インバータ回路スピードや消費電力の観点から極めて優れている a) when Vin = 1 (1.8v) 3.3v 1.8v 3.3v 1.8v CMOSプロセスがLSIで主流になった理由 Vin = 1.8v Vout = 0 Vout = 0 この考え方に基づく ADPLLは, b) when Vin = 0 3.3v 0 1.8v 0 3.3v 1.8v 微細 CMOSの良さを最大限に利用した方式 Vin = 0 Vout = 1.8v 0 Vout=1.8v = 3.3v 0 14

15 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 -ADPLL 全体構成 - DCO 回路 -TDC 回路 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 15

16 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 -ADPLL 全体構成 - DCO 回路 -TDC 回路 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 16

17 ADPLL の全体構成 Fout (FCW) ループフィルタ Fout = FCW x FREF アナログ構成 PFD VCO アナログフィルタデジタル構成 TDC DCO デジタル演算 17

18 ADPLL 全体の機能ブロックプログラマブルフィルタ設計 K L DCOgain Estimation FCW - α L α M α S + ρ Fref s K M Oscillator Cont. MASH Δ DCO Fout TDC Frac Error Estimation - Count Fref CKR gene. CKRclk デジタル自己校正技術 TDC(Time-to-Digital Converter) 2 信号の遅延差をデジタル値で検出 DCO(Digital Controlled Oscillator) デジタル制御発振回路 18

19 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 -ADPLL 全体構成 - DCO 回路 -TDC 回路 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 19

20 デジタル制御発振回路 (DCO) 従来のPLLの VCO (Voltage Controlled Oscillator) を置き換え Digitally-Controlled Oscillator: DCO 入力 : デジタル制御信号出力 : 発振回路出力内部 : アナログ回路 LC 発振回路バラクタ配列 ( リング発振回路を使用すれば内部回路も完全デジタルであるが位相ノイズが大 ) 入出力はデジタル内部はアナログ回路フリップフロップ回路を連想 20

21 DCO 回路での MOS バラクタと LC 発振回路 DCO の MOS バラクタ Vgs= 大 V c1 ΔC 40aF Vgs= 小 Vp Vn Vc V cn 90nm プロセス ΔC 40aF Vb 可変周波数の高い分解能が得られる 21

22 DCO 回路での MOS バラククタ配列周波数チューニング PVT:Process/Voltage/Temperature 補正 Acquisition: チャネル選択 Tracking: 整数部 (Interger)/ 小数部 (Fraction) 22

C OFF T (d TF1 +d TF2 +d TF3 )dt=w F C eff =C OFF +ΔC T

23 デルタシグマ変調ディザによる周波数分解能の向上フラクショナル N 構成 Δ によるフラクショナルディザ容量 T ON 少数データ C ON ΔC Ceff WF Digital ΔΣ d TF1 d TF2 d TF3 C OFF T (d TF1 +d TF2 +d TF3 )dt=w F C eff =C OFF +ΔC T ON T w/o Δ w/ Δ ΔC eff バラクタ容量分解能の向上が可能ノイズは高周波側にシェイプ 23

24 DCO ゲインの正規化位相エラー ΦE から出力周波数 fv までのブロックモデル NTW Δfv = α Fref KDCO K DCO ΔΦE = α Fref ΔΦE 正規化 DCO ゲイン DCOゲインの正規化 K DCO は発振周波数 fvに依存システム伝達関数の変化発振周波数依存性をキャンセル K DCO =K DCO K DCO fv 発振周波数とDCOゲインデジタル自己校正技術 24

25 ADPLL の高速チューニング手法短時間で高精度な収束特性を得るモード PVT ループゲイン大 3 つのチューニングモードロック時間と精度のトレードオフを解消 Acquisition Tracking 中小さらにロック時間を短縮することはできないか? ギアシフト 25

26 ギアシフト技術自動車での運転でギアを変更することを連想した表現 Tracking モードにおいてループゲインを段階的に変化させることにより収束時間を短縮する Frequency Frequency α1 α2 Acquisition モード Tracking モード Time Acquisition モード Tracking モード Time 26

27 ギアシフトの原理ループゲインが変化発振周波数の擾乱 NTWが変化 NTW: Normalized Tuning Word 正規化した Oscillation Tuning Word (OTW) NTW が変化しないように補正が必要 NTW の変化量を見積もっておきギアシフトと同時に加算する φe + NTW α 1 α 2 Calc Δφ D Q 0 1 Tracking Control α 1 α 2 27

28 NTW の変化ギアシフトの原理 φe + NTW φe にオフセット Δφ を与える α 1 α 2 Tracking Control Calc Δφ D Q 0 1 α 1 α 2 ギアシフト前の NTW ギアシフト後の NTW NTW1 = α φ NTW = α 2( φ1 + Δ φ ) NTW 1 =NTW 2 として φe に加算するオフセットを算出 Δφ = α α 1 φ1 φ1 2 ギアシフトと同時に加算することで NTW を維持周波数の擾乱はない 28

29 ギアシフトの実装回路 log 2 (α 1 exp) log 2 (α 2 exp α 1 exp) α 1 2 は 2 x の形にする bit shift によって簡単に計算することが可能 φe α 2 φe + 1 Tracking Control bit shift bit shift α 1 φe + + D Q ΔNTW 0 NTW NTW 1 =NTW 2 より α + 1 φ 1 = α 2 ( φ 1 Δφ ) α + 1φ1 = α2φ1 Δ NTW ビット演算によって算出 ΔNTW = α φ α φ NTW の変化量を ΔNTW として Control 信号と同時に加算する 29

30 複数のギアシフトギアシフトを複数行うさらに性能が向上 2 段ギアシフトの構成 30

31 周波数切替のタイミング V(t) Q/ΔC ゼロクロスタイミングでの周波数切り替え容量変化時の電圧変動 31 t 位相ノイズに影響容量を変化 V(t) ゼロクロス点での切替 t 容量を変化位相ノイズへの影響を軽減 31

32 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 -ADPLL 全体構成 - DCO 回路 -TDC 回路 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 32

33 周波数制御入力位相エラー位相誤差検出出力信号 Tout Fout Tref Fref ta tb 基準信号 Rv=ta/Tout カウンタ- 検出 ε=tb/tout TDC 検出 ta-tb=tref ADPLL システムブロック図整数データ小数データ Rv ε = Tref/Tout 内部信号の周期比位相誤差 : ΦE = Rr ー (Rv-ε) 目的とする周波数比内部信号の周波数比 33

34 時間デジタイザ回路 (Time-to-Digital Converter: TDC) 時間間隔計測デジタル値 Start T Start Stop TDC Dout Stop 時間領域アナログ回路のキーコンポーネント CMOS TDC 回路の考案日本人の高エネルギー加速器実験の研究者新井康夫氏 1988 年 VLSI Circuit Symp にて発表 34

35 基本 TDC の構成と動作 Start T Stop Timing chart Start D0=1 D1=1 D2=1 D3=0 D4=0 Encoder Thermometer code binary code ディレイタップ何段に相当するかを測定 Stop 全てデジタル回路で実現 CMOS 微細化とともに高性能 35

36 TDC 回路の位相差検出と自己校正 DCO Fref TDC Δtr Δtf 正規化 -ε Fref DCO Thermometer-Code Detector Δtr Δtf Average Inverse WF 2 /Δt -ε V INV T V t INV T / Δ 1 DCO 発振周波数は既知 2 インバータ何段分で DCO 出力 1 周期になるかインバータ遅延が推定できる正規化 36

37 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 37

38 ADPLL 出力の位相雑音源デジタルの性質から 3 つの雑音源に限定 TDC 1 量子化雑音 DCO 2 量子化雑音 3 アナログ雑音システムパラメータから 3 つの雑音源の値の見積もり可能それらの位相雑音への寄与は ADPLL 伝達関数に依る実測に近い位相雑音の見積もりが可能 38

39 ADPLL の伝達関数と雑音源 ADPLL の位相領域での線形モデル FCW TDC 量子化雑音 DCO 量子化雑音 DCOアナログ雑音 N TDC_q (f) N DCO_q (f) N DCO_a (f) Type 2 PLL 39

40 TDC 量子化雑音の位相雑音への寄与 ADPLL の位相領域での線形モデル TDC 量子化雑音 FCW DCO 量子化雑音 DCO アナログ雑音 N TDC_q (f) N DCO_q (f) N DCO_a (f) TDC 量子化雑音にかかる伝達関数 H TDC _ q = s 2 αf R + αf s + ρf R 2 R s + ρf 2 R E+00 1E+02 1E+04 1E+06 1E+08 40

41 DCO 量子化雑音の位相雑音への寄与 ADPLL の位相雑音線形モデル TDC 量子化雑音 FCW DCO 量子化雑音 DCO アナログ雑音 N TDC_q (f) N DCO_q (f) N DCO_a (f) DCO 量子化雑音にかかる伝達関数 H DCO _ q = s 2 + αf 2π s R s + ρf 2 R E+00 1E+02 1E+04 1E+06 1E+08 41

42 DCO アナログ雑音の位相雑音への寄与 ADPLL の位相領域線形モデル TDC 量子化雑音 FCW DCO 量子化雑音 DCO アナログ雑音 N TDC_q (f) N DCO_q (f) N DCO_a (f) DCO アナログ雑音にかかる伝達関数 H DCO _ a = s 2 s R 2 +α f s + ρf 2 R E+00 1E+02 1E+04 1E+06 1E+08 42

43 伝達関数の設計と位相雑音 ADPLL の位相領域線形モデル TDC 量子化雑音 DCO 量子化雑音 DCO アナログ雑音 FCW N TDC_q (f) N DCO_q (f) N DCO_a (f) [db] E+00 1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07 1.E+08 1.E+09 DCO_q DCO_a TDC_q 周波数 [Hz] 43

44 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 44

45 トランシーバ IC の出荷時テスト LSI テスタ被測定 LSI Tx Rx RF 信号 RF 信号 Rx Tx Digital トランシーバ IC をテストする際の標準的な構成高価な LSI テスタが必要 45

46 携帯電話送受信機 IC のテスト容易化被測定 LSI サンプリングミキサ RF 信号 Rx Tx オールデジタル PLL Digital サンプリングミキサ受信機 ADPLL 送信機で携帯電話送受信 IC のループバックを可能にループバックテスト構成携帯電話では Rx, Tx のキャリア周波数が異なる直接にはループバックが使用不可テスト時に Rx, Tx のキャリア周波数を合わせ得る 46

47 ADPLL を用いた送信機のテスト容易化 ADPLL を用いた送信機の RF 出力の変調の位相軌道誤差 (Phase Trajectory Error) ADPLL 内位相比較デジタル値 φe の統計処理から正確に推定可能量産時に高価なテスターでの長時間テストを行わなくてテスト可能 [1] R. B. Staszewski, et. Al., RF Built-in Self Test of a Wireless Transmitter, IEEE Trans. CAS II (Feb. 2007). 47

48 発表内容 1. はじめに 2.PLLの構成と役割 3.ADPLL 回路の特長 4.ADPLL 回路の基本構成 5.ADPLLの位相ノイズ 6.ADPLLのテスト 7. まとめ 48

49 学会展示会等での発表例米国機関 : TI 社, Intel Corp. IBM Corp. MIT, UCSD(University of California,San Diego 校 ) UCLA(University of California,Los Angeles 校 ) Epoch Microelectronics 欧州機関 : ST マイクロ Pavia 大学台湾機関 : MediaTek,Inc. 台湾交通大学日本機関 : 東芝東工大群馬大学三洋半導体 49

50 ナノ CMOS でのアナログ RF 回路 ADPLLの設計には従来のRF 回路の知識に加えて DSPの知識発想が必要微細 CMOSでのSOC 内アナログRF 回路設計法に関して示唆に富んでいる - 豊富なデジタル回路が使える - 自己校正信号処理技術 - スイッチング速度は速くなる - 設計検証テストをデジタル的に行う - アナログ回路は最小にする Analog people are from Mars, RF people are from Venus. Signal processing people are from Jupiter. 50

51 ADPLL への今後の研究開発 ADPLL のアプリケーションの広がりへの期待無線通信機の周波数シンセサイザ - 低位相雑音ローカル信号発生器 - Bluetooth 用のポーラ方式送信機 - 広帯域可変ローカル信号発生器 SOC 内のデジタル回路クロック供給微細化進展により高周波広帯域へのアプリケーション日本での取り組みの広がりへの期待 51

52 補足説明 TDC 回路の高性能化研究の紹介 52

53 TDC の高性能化の研究例高時間分解能インバータ PMOS 入力の先読み広入力時間範囲リング発振回路を利用 Gated Ring Oscillator (GRO) 回路 MIT ( 現 SiTime) の Dr. M. Perrot により提案 53

54 基本 TDC の問題点時間分解能 : バッファ遅延 τ 入力時間範囲 :τ バッファ数 τ : 小バッファ数 : 多回路面積消費電力大高時間分解能広入力時間範囲 54

55 リング発振回路の利用の TDC ref(t) div(t) Osc. Phases(t) Count[k] 8 9 リング発振回路出力の立上りをカウント入力時間範囲拡大を小規模回路で実現分解能が細かいカウント精度向上 55

56 リング発振回路の構成 Vdd Vdd=1.8V PMOS PMOS Wp=9μm L=180nm NMOS NMOS Wp:Wn=3:1 Wn=3μm L=180nm インバータ 11 段 tsmc 0.18um cmos プロセス 56

57 リング発振回路の動作タイミングチャート A τ τ A PMOS Vdd B B NMOS τres=2τ( 分解能 ) τ= インバータ 1 個の遅延 Vdd Vdd Vdd Vdd Vdd ON PMOS Vdd Vdd Vdd OFF PMOS PMOS ON PMOS ON PMOS Vdd OFF NMOS C L ON NMOS C L NMOS C L OFF NMOS C L OFF NMOS C L 57

58 リング発振回路の高時間分解能化 GRO 回路 (2 段前から ) A C D PMOS を先にアクティブにする Vdd=1.8V PMOS Wp=9μm L=180nm NMOS Wp=3μm L=180nm Wp:Wn=3:1 tsmc 0.18um cmos プロセスインバータ 11 段 58

59 GRO の動作 PMOSを先にアクティブにする τres τ タイミングチャート Vdd A C A PMOS D D C NMOS OFF ON Vdd PMOS NMOS 0 C L ON ON Vdd PMOS NMOS 0 1/2Vdd C L ON OFF Vdd PMOS NMOS 1/2Vdd Vdd C L τres=2τ( 分解能 ) τ= インバータ 1 個の遅延 CL にチャージ完了時間早貫通電流大 59

60 GRO の動作 PMOSを先にアクティブにするタイミングチャート τres τ A C D A C H H OFF PMOS ON NMOS Vdd L D OFF ON Vdd PMOS NMOS 0 C L ON ON Vdd PMOS NMOS 0 1/2Vdd C L ON OFF Vdd PMOS NMOS 1/2Vdd Vdd C L τres=2τ( 分解能 ) τ= インバータ 1 個の遅延 CL にチャージ完了時間貫通電流 60 早大

61 GRO の動作 PMOSを先にアクティブにするタイミングチャート τres τ A C D A C L H ON PMOS ON NMOS Vdd L D OFF ON Vdd PMOS NMOS 0 C L ON ON Vdd PMOS NMOS 0 1/2Vdd C L ON OFF Vdd PMOS NMOS 1/2Vdd Vdd C L τres=2τ( 分解能 ) τ= インバータ 1 個の遅延 CL にチャージ完了時間貫通電流 61 早大

62 GRO の動作 PMOSを先にアクティブにするタイミングチャート τres τ A C D A C L L ON PMOS OFF NMOS Vdd H D OFF ON Vdd PMOS NMOS 0 C L ON ON Vdd PMOS NMOS 0 1/2Vdd C L ON OFF Vdd PMOS NMOS 1/2Vdd Vdd C L τres=2τ( 分解能 ) τ= インバータ 1 個の遅延 CL にチャージ完了時間貫通電流 62 早大

63 GRO の動作 PMOSを先にアクティブにするタイミングチャート τres τ A C D A C L H ON PMOS ON NMOS Vdd L D OFF ON Vdd PMOS NMOS 0 C L ON ON Vdd PMOS NMOS 0 1/2Vdd C L ON OFF Vdd PMOS NMOS 1/2Vdd Vdd C L τres=2τ( 分解能 ) τ= インバータ 1 個の遅延 CL にチャージ完了時間貫通電流 63 早大

64 リング発振回路の高時間分解能化 GRO 回路 (4 段前から ) PMOS を先にアクティブにする A E F Vdd=1.8V PMOS Wp=9μm L=180nm NMOS Wp=3μm L=180nm Wp:Wn=3:1 tsmc 0.18um cmos プロセスインバータ 11 段 64

65 謝辞発表の機会をあたえていただきましたオーガナイザの田中聡氏 ( ルネサステクノロジ社 ) ならびに有意義なご討論をいただきました石原昇先生 ( 東工大 ) および田邊朋之氏, 坂田浩司氏長谷川賀則氏三田大介氏林海軍氏西村繁幸氏湯本哲也氏村上健氏高井伸和先生をはじめとします群馬大学三洋半導体 ( 株 ) 関係各位に感謝いたします 65

66 ADPLL ( タイプ 1 タイプ 2) 周波数領域モデリングと出力位相ノイズへのノイズ源 Type1 TDC 量子化雑音 DCO 量子化雑音 DCO アナログ雑音 Type2 Type2 は Type1 のループゲインに積分項を追加したもの 66

67 ループ伝達関数ノイズ源と出力位相ノイズ Type1 ω BW =α f R Type2 ωbw= α*fr*sqrt(1/2+ 1/2*sqrt(1+4*ρ^2/α^4)) ω BW

PLL アンドゥトロア 3 部作の構成 1. PLL( 位相ロックループ ) 回路の基本と各部動作 2. 設計ツール ADIsimPLL(ADIsimCLK) を用いた PLL 回路構成方法 3. PLL( 位相ロックループ ) 回路でのトラブルとその解決技法 2

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