国際学会の技術トレンドを読み解く ~ 過去 現在 未来 ~ ESL(Electronic System Level) における技術トレンド 藤田昌宏東京大学 大規模集積システム設計教育研究センター
対象国際会議 (ELS 検証 テスト ) 総合国際会議 : ASP-DAC, DAC, ICCAD, DATE 規模が大きく 多数の人が集まり 採択されることに意義 逆に言うと 範囲が広く 焦点がぼけ 専門家が皆来るとは限らない 分野間の情報交換には必須 お披露目的な発表も多く 詳細や発展は分野別国際会議へという場合もある ( または その逆 ) 分野別国際会議 規模は100 名程度が多く 焦点がはっきりし 専門家はほぼ全員参加 専門家ばか的なことも無い訳ではない 分野内の情報交換には必須 ESL 高位合成: CODES/ISSS(ESWEEK) 検証 : FMCAD, CAV, MEMOCODE テスト : VTS, ITC, ATS
全体としての研究の流れ ( 研究対象 ) 高位合成 ( 研究は 1970 年代から ) スケジューリング アロケーション手法等の改良 レイアウト考慮 パイプライン化 ( 自動並列化 ) 3D IC 指向 ECO 指向 FPGA 向け等 ( 次ページ ) システムレベル設計支援 ( 主に 1990 年代から ) HW/SW 協調設計シミュレーション エミューレション環境 HW/SW 分割支援 IP 再利用技術 Many/multi core 向け設計支援
最近の動向 高位合成 システムレベル 3 次元 IC 向け インクリメンタル ECO パッチ可能 FPGA 向け ばらつき 信頼性 ディペンダビリティ 非同期回路向け Many/multi-core システム NoC 向け 高位検証 Abstraction and refinement C 言語検証 仕様抽出 HW/SW 協調シミュレーション エミューレション 高位テスト 高位からの ATPG ポストシリコン関連 フォールトトレラントシステム
3 次元 IC 向け X. Dong and Y. Xie. System-level cost analysis and design exploration for three-dimensional integrated circuits (3D ICs). In ASP-DAC, 2009.(Pennsylvania State University) 3D-IC 向けシステムレベルの面積 製造コストのモデルを提案 設計空間探索問題が 2D-IC と同じように可能となる ASP-DAC 2009 の Best Paper Nominee で Y. Xie という人は有名 Qiaosha Zou, Yibo Chen, Yuan Xie, Alan Su. System-level design space exploration for three-dimensional (3D) SoCs. 385-388,CODES+ISSS 2011(Pennsylvania State University) 上記論文がモデル中心なのに対して この論文では手法 リソースアロケーション 3D 層へのマッピング 電力 熱の解析を繰り返し行いながら最適化 Chi-Hung Lin, Wen-Tsan Hsieh, Hsien-Ching Hsieh, Chun-Nan Liu, Jen-Chieh Yeh. System-level design exploration for 3-D stacked memory architectures. 389-390, CODES+ISSS 2011 ( 台湾 Industrial Technology Research Institute) 3D-IC ではメモリの配置を工夫すると 2D の場合よりも大幅に転送帯域を向上できる 様々なメモリ構成の探索を行う手法を提案している
インクリメンタル ECO パッチ可能 L. Lavagno, A. Kondratyev, Y. Watanabe, Q. Zhu, M. Fujii, M. Tatesawa, N. Nakayama: Incremental high-level synthesis ASPDAC 2010 (Cadence/ ルネサス / 富士通 ) インクリメンタル高位合成の論文としてはほぼ初めての論文 設計記述の差分に基づいてインクリメンタルに変更を行うのではなく 最初からすべてやり直す 前回の合成時の決定事項 ( 演算 A に対して タイムステップ T にスケジューリングし 演算器 F を割り当てた等 ) を覚えておき 同じ演算 ( 名前で判断する ) に対しては同じスケジューリング バインディングを行うことで似た結果を出そうと試みている H. Yoshida, M. Fujita: An energy-efficient patchable accelerator for post-silicon engineering changes. CODES+ISSS 2011( 東京大学 ) 高位合成と同じように C プログラムから専用アクセラレータを合成する 機能変更後の C プログラムから自動的にパッチをコンパイル FPGA や組み込みプロセッサは電力効率が ASIC の数十倍悪いが パッチ可能アクセラレータは 10% 程度の効率低下で製造後機能修正が可能
FPGA 向け Deming Chen, Jason Cong, Yiping Fan, Zhiru Zhang: High-Level Power Estimation and Low-Power Design Space Exploration for FPGAs. 529-534, ASPDAC 2007 (UIUC/UCLA) ASIC に比べ FPGA ではブロック RAM や DSP ブロックなど特殊な機能ブロックがあるので それを考慮した高位合成手法 手法そのものよりも消費電力 性能モデルに新規性があると思われる 従来手法より 32% の電力削減 16% の性能向上 システムレベルとの連携 A. Canis, J. Choi, M. Aldham, V. Zhang, A. Kammoona, J.H. Anderson, S. Brown, T. Czajkowski, "LegUp: High-level synthesis for FPGA-based processor/accelerator systems," ACM/SIGDA International Symposium on Field Programmable Gate Arrays (FPGA), pp. 33-36, Monterey, CA, February 2011 (University of Toronto) FPGA チップのアーキテクチャを強く意識した合成手法
ばらつき 信頼性 ディペンダビリティ Jongyoon Jung, Taewhan Kim: Timing variation-aware high-level synthesis. 424-428, ICCAD 2007 タイミングばらつきを考慮した高位合成手法の初期の論文 手法としては特に面白いところはなく 指定された性能歩留まり ( 性能制約を満たすチップの割合 ) 制約を満たすようにスケジューリング バインディングを工夫する Feng Wang, Guangyu Sun, Yuan Xie: A Variation Aware High Leve Synthesis Framework. 1063-1068, DATE 2008 Pennsylvania State University によるばらつきを考慮した高位合成手法の論文 特に消費電力のばらつきも考慮しているところが貢献 一つのリソースを集中して使用するのではなく 分散して使用することで性能歩留まりと電力歩留まり ( 電力制約を満たすチップの割合 ) を改善する
ばらつき 信頼性 ディペンダビリティ Jason Cong, Albert Liu, Bin Liu: A variation-tolerant scheduler for better than worst-case behavioral synthesis. 221-228, CODES+ISSS 2009 UCLA Jason Cong グループによるばらつきを考慮した高位合成手法 Stallable-FSM と呼ぶコントローラを用いて タイミングエラー検出時にはやり直すことで ワーストケースよりも良い性能が出せる 実験では 30% から 40% の性能向上ができることを示している Gregory Lucas, Deming Chen: Variation-aware layout-driven scheduling for performance yield optimization. 17-24, ICCAD 2010 UIUC による性能歩留まりを考慮した高位合成手法 タイミングに余裕をもたせるようにスケジューリングすることで性能歩留まりを向上 スケジューリングは整数線形計画法で定式化されており 設計空間探索した後 制約を満たしかつ最大の性能歩留まりを持つ設計を決定
非同期回路向け John Hansen, Montek Singh: An energy and power-aware approach to high-level synthesis of asynchronous systems. 269-276, ICCAD 2010 Univ. of North Carolina at Chapel Hill による非同期回路向け高位合成手法 同期回路向けの高位合成では クロック単位でスケジューリングを行うが 非同期回路ではクロックが必要ないため スケジューリングをイベントドリブンで行う 90 年代から非同期回路向け高位合成は提案されているが 厳密手法の提案は初めてであると主張
システムレベルとの連携 Bita Gorjiara, Daniel Gajski: Automatic architecture refinement techniques for customizing processing elements. DAC 2008: 379-384 HW/SW 協調設計と高位合成の間を埋める Nanocodeベースと呼ぶ手法で 与えられたデータパス上で合成する 高位で性能見積もりが素早く 精度高くできる
高位検証 Abstraction and refinement Himanshu Jain, Daniel Kroening, Natasha Sharygina, Edmund M. Clarke: VCEGAR: Verilog CounterExample Guided Abstraction Refinement. TACAS 2007: 583-586 最近の主流の 1 つである 抽象化とその改良による計 s 器的検証手法の Verilog への応用 解析時の規模を減らすために 抽象化 (abstraction) は必須 性能評価への応用 ( 形式的手法による性能見積もり ) Daniel Holcomb, Bryan Brady, and Sanjit A. Seshia. Abstraction-Based Performance Analysis of NoCs. In Proceedings of the Design Automation Conference (DAC), pp. 492 497, June 2011
高位検証 C 言語検証 M. K. Ganai and A. Gupta, Tunneling and Slicing: Towards Scalable BMC, in Proc. Design Automation Coference (DAC), June 8-13, 2008, Anaheim, CA, USA. NEC のグループによる C 言語形式検証に関する多数の発表の 1 つ C 言語記述に対する形式的検証技術 ツールという意味では おそらく最も進んでいるものの 1 つ Abstraction, range analysis など多様な技術を開発している 数万行程度まで検証可能となってきている
高位検証 仕様抽出 Wenchao Li, Alessandro Forin, and Sanjit A. Seshia. Scalable Specification Mining for Verification and Diagnosis. In Proceedings of the Design Automation Conference (DAC), pp. 755 760, June 2010. アサーションベース検証の有効性は知られているが モデルチェッキングと同じで アサーションが十分用意できない場合も多い シミュレーション結果 ( 実行結果 ) から設計に対するアサーションのを自動生成 クロックごとの動作ではなく トランザクションごとの動作に注目することで 比較的長いシーケンスに対応可能 ソフトウェアに対する同様の提案は 1995 年くらいから 似たような機能を実際にツール化し販売している企業もある
高位検証 HW/SW 協調シミュレーション エミューレション Chung-Yang Huang, Yu-Fan Yin, Chih-Jen Hsu, Thomas B. Huang, Ting-Mao Chang: SoC HW/SW verification and validation. ASP-DAC 2011 HW,SW 全てを SystemC で記述 シミュレーション可能にし システム全体の高速なエミュレーション環境を PC 上に実現 プロセッサの動作もトレースベースの手法で最適化し 高速エミュレーション環境を実現 ある程度の規模のSoC 全体のエミュレーションを提供できる手法の提案とその実現例
高位テスト 高位からの ATPG Bijan Alizadeh, Masahiro Fujita: Guided gate-level ATPG for sequential circuits using a high-level test generation approach. ASP-DAC 2010: 425-430( 東京大学 ) ゲートレベルからではなく RTL や C 言語設計記述からテストパターンを生成 生成されたテストパターンの品質は従来通り ゲートレベルのカバレッジで評価 1990 年代から研究が進められてきているが 最近 テスト効率化のたま注目されている 実際の設計への適用やその評価はこれから
ポストシリコン関連 Flavio M. de Paula, Amir Nahir, Ziv Nevo, Avigail Orni, Alan J. Hu: TAB-BackSpace: unlimited-length trace buffers with zero additional on-chip overhead. DAC 2011: 411-416 チップを製造し 実際に実行中に発見されるエラーやバグの効率的なデバッグ手法 実際に企業の設計に適用し 良好な結果を得ている 従来から提案されている手法をベースに効率的な適用法を提案 ポストシリコン検証 デバッグは現在最もホットなトピックの 1 つで 他にも様々な提案がある