Microsoft PowerPoint - Chap1 [Compatibility Mode]

プログラマブル論理デバイス

第 8 章プログラマブル論理デバイス 大阪大学大学院情報科学研究科今井正治 E-mail: imai@ist.osaka-u.ac.jp http://www-ise.ist.osaka-u.ac.jp/~imai/ 26/2/5 26, Masaharu Imai 講義内容 PLDとは何か PLA FPGA Gate Arra 26/2/5 26, Masaharu Imai 2 PLD とは何か

Verilog HDL による回路設計記述

Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995

Microsoft PowerPoint - FPGA

PLD と FPGA VLD 講習会 京都大学小林和淑 1 PLD FPGA って何 PLD: Programmable Logic Device プログラム可能な論理素子 FPGA: Field Programmable Gate Array 野外でプログラム可能な門の隊列? Field: 設計現場 Gate Array: 論理ゲートをアレイ上に敷き詰めたLSI MPGA: Mask Programmable

PLDとFPGA

PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD

? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31

Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用]

2007.11.12 集積回路工学 Matsuzawa Lab 1 集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 2007.11.12 集積回路工学 Matsuzawa Lab 2 1. 1. ハードウェア記述言語 (VHDL で回路を設計 ) HDL 設計の手順や基本用語を学ぶ RTL とは? Register Transfer Level レジスタ間の転送関係を表現したレベル慣例的に以下のことを行う

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ディジタル回路設計の基礎 京都大学情報学研究科小林和淑 kobayasi@i.kyoto-u.ac.jp 内容 単相クロック完全同期回路 構成要素 D フリップフロップ 同期回路の性能 ハードウエア設計手法 論理設計手法の歴史 ハードウエア記述言語 RTL 設計 LSI の設計フロー セルベース設計とゲートアレイ PLD と FPGA 2 単相クロック完全同期回路 同期回路とは? 時間方向を同期パルス

ムーアの法則に関するレポート

情報理工学実験レポート 実験テーマ名 : ムーアの法則に関する調査 職員番号 4570 氏名蚊野浩 提出日 2019 年 4 月 9 日 要約 大規模集積回路のトランジスタ数が 18 ヶ月で2 倍になる というムーアの法則を検証した その結果 Intel 社のマイクロプロセッサに関して 1971 年から 2016 年の平均で 26.4 ヶ月に2 倍 というペースであった このことからムーアの法則のペースが遅くなっていることがわかった

Microsoft PowerPoint - 1st

コンピュータ概論第 1 回 授業導入 授業導入 コンピュータとは? Computer = 計算機 compute: 動詞 計算する computer: 計算するモノ 算盤 ( そろばん ) 計算尺 電卓 コンピュータ コンピュータ 単なる計算の道具ではない 計算を行う 算盤, 計算尺, 電卓, コンピュータ 計算を高速に行う 電卓, コンピュータ 大量のデータを記憶, 処理する コンピュータ さまざまなデータを処理する

Microsoft PowerPoint - Lec pptx

Course number: CSC.T34 コンピュータ論理設計 Computer Logic Design 5. リコンフィギャラブルシステム Reconfigurable Systems 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/

Microsoft PowerPoint - 3.3タイミング制御.pptx

3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード

計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」

計数工学実験 / システム情報工学実験第一 ディジタル回路の基礎 ( 全 3 回 ) システム 8 研 三輪忍 参考資料 五島正裕 : ディジタル回路 ( 科目コード 400060) 講義資料 ( ググれば出てくる ) 高木直史 : 論理回路, 昭晃堂 Altera: Cyclone II FPGA スターター開発ボードリファレンス マニュアル Altera: Introduction to Quartus

シリコン超集積化システム第165委員会 プログラマビリティを実現する アーキテクチャとその進化

1 PLD(Programmable Logic Device) とは ユーザが論理機能を決めることのできる IC のことです メモリや CPU ASIC 昔の 74 シリーズのような標準ディジタル IC はその機能が決まっていて これらはプログラマブルデバイスとは言いません CPU はソフトウェアで動作を変えられるので究極のプログラマブルデバイスだ という人も居ますが 一般的には専用目的 IC に分類されます

1 osana@eee.u-ryukyu.ac.jp : FPGA : HDL, Xilinx Vivado + Digilent Nexys4 (Artix-7 100T) LSI / PC clock accurate / Artix-7 XC7A100T Kintex-7 XC7K325T : CAD Hands-on: HDL (Verilog) CAD (Vivado HLx) : 28y4

Microsoft PowerPoint - 11Web.pptx

計算機システムの基礎 ( 第 10 回配布 ) 第 7 章 2 節コンピュータの性能の推移 (1) コンピュータの歴史 (2) コンピュータの性能 (3) 集積回路の進歩 (4) アーキテクチャ 第 4 章プロセッサ (1) プロセッサの基本機能 (2) プロセッサの構成回路 (3) コンピュータアーキテクチャ 第 5 章メモリアーキテクチャ 1. コンピュータの世代 計算する機械 解析機関 by

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2018 年 6 月 20 日 ( 水 ) 弘前工業高等学校情報技術科見学会 模擬講義 (40 分 09:45~10:30 458 プログラミング室 ) PLD 演習システム体験 弘前大学理工学部電子情報工学科一條健司 サポート学生浅野 (4 年 ) 日下部 (4 年 ) 高室 (4 年 ) 佐藤 ( 修士 2 年 ) 増田 ( 修士 2 年 ) 三ケ田 ( 修士 2 年 ) 印の椅子に着席して下さい

VelilogHDL 回路を「言語」で記述する

2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4

<4D F736F F F696E74202D C190DD B A CB48D65208E DC58F49205B8CDD8AB B83685D>

今さら聞けない高位合成 ~ 一から学ぶ高位合成 ~ シャープ株式会社電子デバイス事業本部副参事山田晃久 1 ハードウェア設計と抽象度 要求仕様 動作仕様設計制約 ( コスト 性能 消費電力 ) システムの実現方式を決定システム設計 ( 動作レベル設計 ) ( アーキテクチャ アルゴリズム ) システム分割 (HW/SW) 機能ブロック RTL 記述 機能設計 (RTL 設計 ) 論理合成 ハードウェアの処理を設計

<4D F736F F F696E74202D FEE95F18F88979D8B5A8F702E B93C782DD8EE682E890EA97705D205B8CDD8AB B83685D>

第 4 回情報処理技術講義 コンピュータ計算の基本概念 ( 論理ハードウェア ) 60 これはなんだと思いますか? 携帯電話の開発ボードだそうです 61 ソフト開発をする人でも, ハードウェア知識は必要不可欠である コンピュータの最も基本的要素は論理電子回路であるその中でも以下の3 素子が基本となる (AN, ORは組合して作れる ) NOT NAN NOR 注意 :MOS トランジスタによる実現

VHDL

VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21

「電子政府推奨暗号の実装」評価報告書

2011 情財第 399 号 情報セキュリティ対策基盤整備事業 電子政府推奨暗号の実装 評価報告書 平成 24 年 12 月 [ 改訂履歴 ] 日付改訂内容 2012 年 12 月 11 日評価報告書初版発行 2012 年 12 月 21 日 2. 評価結果 内のデータを修正 ( 表 1-1 表 1-2 表 2-1 表 2-2 表 3-1 表 3-2 表 4-1 表 4-2 表 5-1 表 5-2

Microsoft PowerPoint - slide

ディジタル 回 路 設 計 の 基 礎 京 都 大 学 情 報 学 研 究 科 小 林 和 淑 kobayasi@i.kyoto-u.ac.jp 内 容 単 相 クロック 完 全 同 期 回 路 構 成 要 素 Dフリップフロップ 同 期 回 路 の 性 能 ハードウエア 設 計 手 法 論 理 設 計 手 法 の 歴 史 ハードウエア 記 述 言 語 RTL 設 計 LSIの 設 計 フロー セルベース

計算機ハードウエア

計算機ハードウエア 209 年度前期 第 5 回 前回の話 (SH745) (32 bit) コンピュータバスの構成 インタフェース (6 bit) I/O (Input/ Output) I/O (22 bit) (22 bit) 割り込み信号リセット信号 コンピュータバスは コンピュータ本体 () と そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ 共用の信号伝送路である クロック用クリスタル

計算機ハードウエア

計算機ハードウエア 2017 年度前期 第 4 回 前回の話 コンピュータバスの構成 データバス I/O (Input/ Output) CPU メモリ アドレスバス コントロールバス コンピュータバスは コンピュータ本体 (CPU) と そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ 共用の信号伝送路である CPU は バス を制御して 複数のデバイス ( メモリや I/O)

Microsoft Word - 実験4_FPGA実験2_2015

FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(

スライド 1

プログラマブルデバイスのうち FPGA(Field Programmable Gate Array) は 最近のディジタルデバイスの中でももっとも激しく成長を遂げました 簡単に設計ができ 非常に大きなディジタル回路でも搭載して動かすことができます モノによっては安価で使いやすくまさに夢のデバイスといっていいです 1 PLD(Programmable Logic Device) とは ユーザが論理機能を決めることのできる

Microsoft PowerPoint - 6.memory.ppt

6 章半導体メモリ 広島大学岩田穆 1 メモリの分類 リードライトメモリ : RWM リードとライトができる ( 同程度に高速 ) リードオンリメモリ : ROM 読み出し専用メモリ, ライトできない or ライトは非常に遅い ランダムアクセスメモリ : RAM 全番地を同時間でリードライトできる SRAM (Static Random Access Memory) 高速 DRAM (Dynamic

TULを用いたVisual ScalerとTDCの開発

TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ

デジタル回路入門

Open-It FPGA トレーニングコース ( 初級編 ) 第 9 版 2. 組み合わせ回路入門 2.2. 実習 Verilog-HDL 記述 2013 年 5 月 10 日修正 デジタル回路の構成要素 O=A&B; O=~I; INV O=A B; 全てのデジタル回路はこの 4 つの要素 ( 回路 ) のみで構成されている 4 要素の HDL 記述を知っていれば最低限の知識としては十分 2 HDL:

ディジタル回路　第1回 ガイダンス、CMOSの基本回路

CMOS LSI レイアウト横から見ていたものを上から見る CMOS の構造を今までは断面図として理解していた 今回は上から見た図を理解し 実際にどのように半導体上に作られるかを理解する LSI 設計の常識を学ぶたくさん用語がでてくるけどびびっちゃダメ 本格的な紹介は別の授業でやるので概念を掴んで欲しい 今までは CMOS の構造を断面図として理解していました 断面図はトランジスタの性質を説明する場合などに使われますが

(2)NEC による日本初のマイクロプロセッサ NEC 2002 NEC µcom µcom8 8 µcom16 16 NEC 製マイクロプロセッサ / マイクロコンピュータの系譜 (1973 年 ~84 年 ) 1973 年 ~ µcom-4 µcom-41 CD P (

DIP パッケージマイコン 78K0S/KA1P CX 参考資料 NEC エレクトロニクス 8 ビットマイコンのあゆみ 1.70 ~ 80 年代マイクロプロセッサの黎明期 1971 4 4004 ALU 1 8 8008 1972 8080 1974 16 8086 1978 1974 8 MPU Micro Processing Unit MC6800 MPU 1979 16 MPU MC68000

< コンピュータの基本的仕組み > コンピュータは, クロック信号と呼ばれる周期的な論理信号に同期し, 主記憶装置に記憶され ている命令を, 以下の手順で読み込み, 実行することにより動作している. 命令読み込み Instruction Fetch 命令解読 Decode 命令実行 Executio

1 回目 : マイクロプロセッサとパーソナルコンピュータの誕生と発展 < コンピュータの仕組み : ノイマン型コンピュータ > 現在使用されているコンピュータは, ほぼ例外なく, ノイマン型コンピュータである. 主記憶装置 Main memory 中央演算処理装置 Central Processing Unit (CPU) 入出力装置 Input/Output ノイマン型コンピュータは, バスとその他の制御線

PowerPoint プレゼンテーション

コンピュータアーキテクチャ 第 11 週 制御アーキテクチャ メモリの仕組 2013 年 12 月 4 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ

Microsoft PowerPoint fujino.ppt

LSI(Large Scale Integration) 概要 大規模集積回路 (LSI) とは何か? 理工学部電子情報デザイン学科藤野毅 LSI はどこに入っているか? PC, 携帯電話, デジカメ, 自動車 etc. LSI の中身にあるトランジスタとその進歩 集積度と速度向上 LSI はどのように計算しているか? LSI はどのようにしてつくられるか? 設計工程 製造工程 LSI に関係するホットな話題

スライド 1

FPGA/HDLを活用したソフトウェア並列処理の構築 goyoki @ 並列プログラミングカンファレンス 自己紹介 goyoki(hatena/twitter) 千里霧中 http://d.hatena.ne.jp/goyoki/ 組込みエンジニア Doxygen 日本語メンテナ 主にテスト関連コミュニティで情報発信 yomite.swtest xunit Test Patterns 読書会等 概要

h-hwang11phdthesis-RealizingName.pptx

黄 大 大 大 用目 手 一 大 高 士 文 目 士 文 比 士 文 士 文 士 文 黄 山 一 田 比 用 子 黄 山 一 田 力 子 士 文 12.1.19 本章の背景および目的 提案手法の概要 高速なパケット転送 分類のために使用されている TCAM の問題点 高い消費電力 チップのコスト アクセス制御リスト (access control list; ACL) フィールドの中 ポート番号の範囲表現問題

Microsoft PowerPoint - アナログ電子回路3回目.pptx

アナログ電 回路 3-1 電気回路で考える素 ( 能動素 ) 抵抗 コイル コンデンサ v v v 3-2 理 学部 材料機能 学科岩 素顕 iwaya@meijo-u.ac.jp トランジスタ トランジスタとは? トランジスタの基本的な動作は? バイポーラトランジスタ JFET MOFET ( エンハンスメント型 デプレッション型 ) i R i L i C v Ri di v L dt i C

( ) : 1997

( ) 2008 2 17 : 1997 CMOS FET AD-DA All Rights Reserved (c) Yoichi OKABE 2000-present. [ HTML ] [ PDF ] [ ] [ Web ] [ ] [ HTML ] [ PDF ] 1 1 4 1.1..................................... 4 1.2..................................

Microsoft PowerPoint - lecture rev00.pptx

ネットワーク機器と FPGA 名古屋大学情報基盤センター情報基盤ネットワーク研究部門嶋田創 ネットワークのハードウェア周りを実装 するには? 1 今までネットワークに関連するL1,L2,(L3) の世界とハードウェアの関係を見てきた 中身のよくわからない部分としてASICで構成されている部分がある 高速化の要となっているようだが中身は細かく分からない 他の企業に真似されると嫌なので 特に最近は公開されない

卒論発表

0 年度 ( 平成 年度 ) 広島市大 卒業研究 実現するアルゴリズムの証明に 注目した ASIP のシステム検証 広島市立大学 情報科学部 情報工学科錦織光輝 ( 高橋隆一指導 ) Mitsuki Nishikori 研究背景 0 年代には Verilog HDL によって仕様を記述し, 論理合成によって回路を実現するスタイルが普及した 検証技術が論理合成に続く技術として期待されている 満たすべき性質をアサーションとして記述することによるシミュレーションでの検証

電卓の設計 1

電卓の設計 1 FPGA Express と MAXPLUS2 に よる FPGA 設計 FPGA EXPRESS RTL circuit.edf circuit.acf RTL MAXPLUS2 FPGA circuit.acf circuit.sof, ttf, pof SRAM 2 どうして電卓なの? その場で 10 キーを使って動かせる プロセッサだと プログラムを考えたり メモリとのインタフェースが必要

2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE

差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである

ｽﾗｲﾄﾞ ﾀｲﾄﾙなし

2019. 7.18 Ibaraki Univ. Dept of Electrical & Electronic Eng. Keiichi MIYAJIMA 今後の予定 7 月 18 日メモリアーキテクチャ1 7 月 22 日メモリアーキテクチャ2 7 月 29 日まとめと 期末テストについて 8 月 5 日期末試験 メモリアーキテクチャ - メモリ装置とメモリアーキテクチャ - メモリアーキテクチャメモリ装置とは?

「FPGAを用いたプロセッサ検証システムの製作」

FPGA 2210010149-5 2005 2 21 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i 1. 1 2. 3 2.1 HDL FPGA 3 2.2 5 2.3 6 2.3.1 FPGA 6 2.3.2 Flash Memory 6 2.3.3 Flash Memory 7 2.3.4

1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i

1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2

C_PLD報告書要約_H doc

14 4 26 PLD/FPGA PLDProgrammable Logic Device ASIC 1970 1 ROM( ROM) AND-OR PLD PROM AND-OR 1970 Signetics(Philips)MMI(Lattice) PLD MMI PAL TM (Programmable Array Logic)PAL TM OR PROM( ROM) / 1980 1CMOS

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SysML を活用したシステムエンジニアリング オージス総研組み込みソリューション部 1 アジェンダ 概要編なぜシステムエンジニアリングかシステムエンジニアリングとはシステムエンジニアリングとモデリング言語 SysML の特徴実践編機能要求を検討する要求を仕様化する振る舞いを検討する構造を検討する論理ブロックを物理ブロックに割り当てる性能を検討するまとめ 2 概要編 : なぜシステムエンジニアリングか

R I T S U M E I K A N U N I V E R S I T Y システムレベル設計概説 立命館大学理工学部電子情報デザイン学科 (Dept. of VLSI System Design) 福井正博 VLSI システム研究会

システムレベル設計概説 立命館大学理工学部電子情報デザイン学科 (Dept. of VLSI System Design) 福井正博 VLSI システム研究会 2004.7.10 1 LSI の設計困難度の増大 ITRS2001: Additional Design Technology Requirements Year of Production 2001 2002 2003 2004 2005

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ハードウェア実験 組み込みシステム入門第 5 回 2010 年 10 月 21 日 順序論理回路の実験 前回予告した今回の内容 次回も IC トレーナを使って 順序論理回路についての実験を行います 内部に 状態 を持つ場合の動作記述について 理解します 個々の IC を接続し SW 入力と LED の点灯表示とで論理回路としての動作を検証します それぞれの IC( 回路素子 ) ごとに真理値表を作成します

White Paper 高速部分画像検索キット（FPGA アクセラレーション）

White Paper 高速部分画像検索キット (FPGA アクセラレーション ) White Paper 高速部分画像検索キット (FPGA アクセラレーション ) Page 1 of 7 http://www.fujitsu.com/primergy Content はじめに 3 部分画像検索とは 4 高速部分画像検索システム 5 高速部分画像検索の適用時の改善効果 6 検索結果 ( 一例 )

スライド 1

東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 13. メモリシステム ( 教科書 8 章 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ選択( 復習 ) MIPS の構造 PC 命令デコーダ 次 PC 計算 mux 32x32 ビットレジスタファイル

論理設計の基礎

. ( ) IC (Programmable Logic Device, PLD) VHDL 2. IC PLD 2.. PLD PLD PLD SIC PLD PLD CPLD(Complex PLD) FPG(Field Programmable Gate rray) 2.2. PLD PLD PLD I/O I/O : PLD D PLD Cp D / Q 3. VHDL 3.. HDL (Hardware

回路 7 レジスタ ( 同期イネーブル及び非同期リセット付 ) 入力データを保持するのに用いる記憶素子 使用用途として, マイクロプロセッサ内部で演算や実行状態の保持に用いられる Fig4-2 のレジスタは, クロック信号の立ち上がり時かつ 信号が 1 のときに外部からの 1 ビットデータ R をレ

第 4 回 VHDL 演習 2 プロセス文とステートマシン プロセス文を用いるステートマシンの記述について学ぶ 回路 6 バイナリカウンタ (Fig.4-1) バイナリカウンタを設計し, クロック信号に同期して動作する同期式回路の動作を学ぶ ⅰ) リスト 4-1 のコードを理解してから, コンパイル, ダウンロードする ⅱ) 実験基板上のディップスイッチを用いて, 発生するクロック周波数を 1Hz

untitled

13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);

Microsoft PowerPoint - 01_Vengineer.ppt

Software Driven Verification テストプログラムは C 言語で! SystemVerilog DPI-C を使えば こんなに便利に! 2011 年 9 月 30 日 コントローラ開発本部コントローラプラットフォーム第五開発部 宮下晴信 この資料で使用するシステム名 製品名等は一般にメーカーや 団体の登録商標などになっているものもあります なお この資料の中では トレードマーク

石の上にも10年 10years on Silicon

ものづくりと設計工学 ー半導体と集積回路ー 小林和淑電子システム工学部門スライドのPDF 版は http://www-vlsi.es.kit.ac.jp より 授業 ものづくりと設計工学 1 話の内容 半導体 トランジスタ 集積回路とは どこでもネットワーク 省エネルギー スマホの中身 ナノスケールの巨大さ レポート 2 身近な半導体 半導体技術の進歩のおかげで世の中は飛躍的に便利になった 組み込み機器

NSW キャリア採用募集職種一覧 2018/8/16 現在 求人番号 職種対象業務必要とするスキル 経験 資格等勤務地 1 営業スペシャリスト金融 ( 損保 生保 クレジット ) 業でのソリューション営業 IT 業界での営業経験 金融業界 IT 業界での人脈がある方尚可 渋谷 2 プロジェクトマネー

NSW キャリア採用募集職種一覧 2018/8/16 現在 1 営業スペシャリスト金融 ( 損保 生保 クレジット ) 業でのソリューション営業 IT 業界での営業経験 金融業界 IT 業界での人脈がある方尚可 2 プロジェクトマネージャシステム開発またはインフラ構築のプロジェクトマネージャ プロジェクトマネージャ経験 PMP の資格保有者 高度情報処理試験資格保有者尚可 3 プロジェクトマネージャ生保または損保システム開発のプロジェクトマネージャ

Microsoft PowerPoint lecture-3.ppt

群馬大学工学部電気電子工学科 集積回路システム工学 講義資料 (3) CMOS デジタル集積回路 担当小林春夫 連絡先 : 376-8515 群馬県桐生市天神町 1 丁目 5 番 1 号群馬大学工学部電気電子工学科電話 077 (30) 1788 FAX: 077 (30)1707 e-mail: k_haruo@el.gunma-u.ac.jp http://www.el.gunma-u.ac.jp/~kobaweb/

LSI LSI

EDA EDA Electric Design Automation LSI LSI FPGA Field Programmable Gate Array 2 1 1 2 3 4 Verilog HDL FPGA 1 2 2 2 5 Verilog HDL EDA 2 10 BCD: Binary Coded Decimal 3 1 BCD 2 2 1 1 LSI 2 Verilog HDL 3 EDA

Handsout3.ppt

論理の合成 HDLからの合成 n HDLから初期回路を合成する u レジスタの分離 u 二段 ( 多段 ) 論理回路への変形 n 二段論理回路の分割 n 多段論理回路への変形 n 多段論理回路の最適化 n テクノロジマッピング u 面積, 速度, 消費電力を考慮したライブラリの割当 1 レジスタの分離 process (clk) begin if clk event and clk = 1 then

計算機アーキテクチャ

計算機アーキテクチャ 第 11 回命令実行の流れ 2014 年 6 月 20 日 電気情報工学科 田島孝治 1 授業スケジュール ( 前期 ) 2 回日付タイトル 1 4/7 コンピュータ技術の歴史と コンピュータアーキテクチャ 2 4/14 ノイマン型コンピュータ 3 4/21 コンピュータのハードウェア 4 4/28 数と文字の表現 5 5/12 固定小数点数と浮動小数点表現 6 5/19 計算アーキテクチャ

言語プロセッサ2005

url: kameken.clique.jp/lectures/lectures2014/compiler2014/ 言語プロセッサ 2014 Language Processors 2014 平成 26 年 9 月 22 日 ( 月 ) 東京工科大学コンピュータサイエンス学部亀田弘之 まずはイントロから なぜ言語プロセッサを学ぶのか? (Why do we study a course 言語プロセッサ?)

Microsoft PowerPoint - 01-VerilogSetup-2019.pptx

2019 年 6 月 14 日ハードウエア設計論 :9 ハードウエアにおける設計表現 ハードウエア設計記述言語 VerilogHDL ~CPU: ハード & ソフト ~ Ubuntu を起動し verilog が実行できる状態にしておいてください 129 6/7, 6/14 の出欠は 本日正午 +δ までに WEB から課題 7-4 を提出する cpu.v と simcpu2.v 以下の部分を切り出して

Microsoft Word - TC4017BP_BF_J_P10_060601_.doc

東芝 CMOS デジタル集積回路シリコンモノリシック TC4017BP,TC4017BF TC4017BP/TC4017BF Decade Counter/Divider は ステージの D タイプ フリップフロップより成る 進ジョンソンカウンタで 出力を 進数に変換するためのデコーダを内蔵しています CLOCK あるいは CLOCK INHIBIT 入力に印加されたカウントパルスの数により Q0~Q9

SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O)

ALTIMA Corp. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) ver.1.0 2010 年 8 月 ELSENA,Inc. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) 目次 1. はじめに... 3 2. PIO 概要... 3 2-1. PIO 概要... 3 2-2. PIO

Microsoft Word - TC4011BP_BF_BFT_J_P8_060601_.doc

東芝 CMOS デジタル集積回路シリコンモノリシック TC4011BP,TC4011BF,TC4011BFT TC4011BP/TC4011BF/TC4011BFT Quad 2 Input NAND Gate は 2 入力の正論理 NAND ゲートです これらのゲートの出力は すべてインバータによるバッファが付加されているため 入出力特性が改善され 負荷容量の増加による伝達時間の変動が最小限に抑えられます

Presentation Title

コード生成製品の普及と最新の技術動向 MathWorks Japan パイロットエンジニアリング部 東達也 2014 The MathWorks, Inc. 1 MBD 概要 MATLABおよびSimulinkを使用したモデルベース デザイン ( モデルベース開発 ) 紹介ビデオ 2 MBD による制御開発フローとコード生成製品の活用 制御設計の最適化で性能改善 設計図ですぐに挙動確認 MILS:

富士通セミコンダクタープレスリリース 2009/05/19

[ デバイス ] 2009 年 5 月 19 日富士通マイクロエレクトロニクス株式会社 世界初!125 動作の SiP 向け低消費電力メモリを新発売 ~ メモリの耐熱性向上により 消費電力の大きな高性能デジタル家電に最適 ~ 富士通マイクロエレクトロニクス株式会社 ( 注 1) は DDR SDRAM インターフェースを持つメモリでは世界で初めて動作温度範囲を 125 まで拡張したコンシューマ FCRAM(

スライド 1

東北大学工学部機械知能 航空工学科 2018 年度クラス C3 D1 D2 D3 情報科学基礎 I 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x n ), i

<4D F736F F D B B BB2D834A836F815B82D082C88C60202D B202D B202D B2E646F63>

作って学ぶ CPU 設計入門 サンプルページ この本の定価 判型などは, 以下の URL からご覧いただけます. http://www.morikita.co.jp/books/mid/078431 このサンプルページの内容は, 初版 1 刷発行時のものです. まえがき 電気電子系の学科では計算機工学 ( コンピュータ工学, またはこれに類する科目 ) は必修科目となっており, 電気電子系出身者のほとんどは計算機工学を学んでいます.

HW-Slides-05.ppt

ハードウェア実験 組み込みシステム入門第 5 回 2012 年 10 月 18 日 順序論理回路の実験 このスライドの ゲートの動作記述の部分は 藤井先生のスライドから多くをいただいています 藤井先生に慎んでお礼申し上げます 2 今日の内容! 以下の論理回路を動作させる 1. D フリップフロップ回路 2. 4 進カウンタ回路 ( 同期式 ) 3. 10 進カウンタ回路! シフトレジスタを作成して

研究成果報告書

様式 C-19 科学研究費補助金研究成果報告書 平成 23 年 5 月 31 日現在 機関番号 :52601 研究種目 : 基盤研究 (C) 研究期間 :2008~2010 課題番号 :20500765 研究課題名 ( 和文 ) 工業高専におけるシステム LSI 設計技術教育システムの開発 研究課題名 ( 英文 ) HDL Logic Circuit Design Laboratory in Tokyo

ソフトウェア基礎技術研修

算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない

0630-j.ppt

5 part II 2008630 6/30/2008 1 SR (latch) 1(2 22, ( SR S SR 1 SR SR,0, 6/30/2008 2 1 T 6/30/2008 3 (a)(x,y) (1,1) (0,0) X Y XOR S (S,R)(0,1) (0,0) (0,1) (b) AND (a) R YX XOR AND (S,R)(1,1) (c) (b) (c) 6/30/2008

Microsoft Word - TC4013BP_BF_J_P9_060601_.doc

東芝 CMOS デジタル集積回路シリコンモノリシック TC4013BP,TC4013BF TC4013BP/TC4013BF Dual D-Type Flip Flop は 2 回路の独立な D タイプ フリップフロップです DATA 入力に加えられた入力レベルはクロックパルスの立ち上がりで Q および Q 出力に伝送されます SET 入力を H RESET 入力を L にすると Q 出力は H Q

Microsoft PowerPoint - ４回 [互換モード]

計算機ハードウエア 2018 年度前期第 4 回 前回の話 CPU(SH7145) データバス (32 bit) コンピュータバスの構成 データバス インタフェースデータバス (16 bit) I/O (Input/ put) CPU メモリ I/O アドレスバス (22 bit) メモリ アドレスバス (22 bit) コントロールバス アドレスバス コントロールバス 割り込み信号リセット信号 コンピュータバスは

スライド 1

東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x

2005 1

25 SPARCstation 2 CPU central processor unit 25 2 25 3 25 4 DRAM 25 5 25 6 : DRAM 25 7 2 25 8 2 25 9 2 bit: binary digit V 2V 25 2 2 2 2 4 5 2 6 3 7 25 A B C A B C A B C A B C A C A B 3 25 2 25 3 Co Cin

特集新世代マイクロプロセッサアーキテクチャ ( 後編 ) 3. 実例 3 ユビキタス コンピューティング時代の組み込みマイクロコンピュータ, SuperH と M32R 清水徹 * 1 長谷川淳 * 2 服部俊洋 * 3 近藤弘郁 * 4 ( 株 ) ルネサステクノロジシステムソリューション統括本部

3. 実例 3 ユビキタス コンピューティング時代の組み込みマイクロコンピュータ, SuperH と M32R 清水徹 * 1 長谷川淳 * 2 服部俊洋 * 3 近藤弘郁 * 4 ( 株 ) ルネサステクノロジシステムソリューション統括本部システムコア技術統括部 * 1 shimizu.toru@renesas.com * 2 hasegawa.atsushi@renesas.com * 3 hattori.toshihiro@renesas.com

FPGAで製作する電子回路

FPGA で作成する電子回路 生命 情報等教育支援室 ( 電子 情報工学系 ) 小野雅晃 はじめに私は 先生方より電子回路 ( 主に論理回路 ) の作成を請け負うことがある 10 数年前までは 電子回路を作成する場合には 標準 TTL(Transistor-Transistor-Logic) を使用し 配線はラッピングで作成していた その後 電子回路の要求性能も向上し 標準 TTL を使用していては

CMOS リニアイメージセンサ用駆動回路 C CMOS リニアイメージセンサ S 等用 C は当社製 CMOSリニアイメージセンサ S 等用に開発された駆動回路です USB 2.0インターフェースを用いて C と PCを接続

CMOS リニアイメージセンサ用駆動回路 C13015-01 CMOS リニアイメージセンサ S11639-01 等用 C13015-01は当社製 CMOSリニアイメージセンサ S11639-01 等用に開発された駆動回路です USB 2.0インターフェースを用いて C13015-01と PCを接続することにより PCからC13015-01 を制御して センサのアナログビデオ信号を 16-bitデジタル出力に変換した数値データを

FPGA 外部のメモリをアバロン・MM・インタフェースへ接続する方法

ver. 8.1 2009 年 3 月 1. はじめに Nios II 開発ボードに実装されているメモリ用のコンポーネントは SOPC Builder の中にあらかじめ用意されています しかし 実際に基板を作成した場合には Nios II 開発ボードに実装されているメモリと同じ仕様の製品でない限り SOPC Builder であらかじめ用意されたメモリ用のコンポーネントを使用することはできません この場合

TC74HC00AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC00AP,TC74HC00AF Quad 2-Input NAND Gate TC74HC00A は シリコンゲート CMOS 技術を用いた高速 CMOS 2 入力 NAND ゲートです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 内部回路はバッファ付きの 3 段構成であり 高い雑音余裕度と安定な出力が得られます

Microsoft PowerPoint - 4.CMOSLogic.ppt

第 4 章 CMOS 論理回路 (1) CMOS インバータ 2008/11/18 広島大学岩田穆 1 抵抗負荷のインバータ V dd ( 正電源 ) R: 負荷抵抗 In Vin Out Vout n-mos 駆動トランジスタ グランド 2008/11/18 広島大学岩田穆 2 抵抗負荷のインバータ V gs I d Vds n-mos 駆動トランジスタ ドレイン電流 I d (n-mos) n-mosの特性

PowerPoint プレゼンテーション

コンピュータアーキテクチャ 第 13 週 割込みアーキテクチャ 2013 年 12 月 18 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ ( 演算アルゴリズムと回路

ディジタル回路　第1回 ガイダンス、CMOSの基本回路

前回簡単に紹介した CMOS は nmos と pmos を相補的に接続した回路構成です 相補的とは pmos,nmos をペアにして入力を共有し pmos が直列接続のときは nmos は並列接続に pmos が並列接続のときは nmos は直列接続にする方法です 現在使われているディジタル回路の 8-9 割は CMOS です CMOS は 1980 年代から急速に発達し 毎年チップ内に格納する素子数が

エンティティ : インタフェースを定義 entity HLFDD is port (, : in std_logic ;, : out std_logic ) ; end HLFDD ; アーキテクチャ : エンティティの実現 architecture RH1 of HLFDD is <= xor

VHDL を使った PLD 設計のすすめ PLD 利用のメリット 小型化 高集積化 回路の修正が容易 VHDL 設計のメリット 汎用の設計になる ( どこのデバイスにも搭載可能 ) 1/16 2001/7/13 大久保弘崇 http://www.aichi-pu.ac.jp/ist/~ohkubo/ 2/16 設計の再利用が促進 MIL 記号の D での設計との比較 Verilog-HDL などでも別に同じ

IBIS Quality Framework IBIS モデル品質向上のための枠組み

Quality Framework モデル品質向上のための枠組み EDA 標準 WG 1 目次 - 目次 - 1. 活動の背景 2. Quality Framework 3. ウェブサイトのご紹介 4. Frameworkの活用方法 2 目次 - 目次 - 1. 活動の背景 2. Quality Framework 3. ウェブサイトのご紹介 4. Frameworkの活用方法 3 1. 活動の背景

Microsoft Word - TC74HCT245AP_AF_J_P8_060201_.doc

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HCT245AP,TC74HCT245AF Octal Bus Transceiver TC74HCT245A は シリコンゲート CMOS 技術を用いた高速 CMOS 8 回路入り双方向性バスバッファです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 入力は TTL レべルですので TTL レベルのバスに直結可能です

SimscapeプラントモデルのFPGAアクセラレーション

Simscape TM プラントモデルの FPGA アクセラレーション MathWorks Japan アプリケーションエンジニアリング部 松本充史 2018 The MathWorks, Inc. 1 アジェンダ ユーザ事例 HILS とは? Simscape の電気系ライブラリ Simscape モデルを FPGA 実装する 2 つのアプローチ Simscape HDL Workflow Advisor

新技術説明会　様式例

1 ロボットへの FPGA 導入を 容易化する コンポーネント技術 宇都宮大学大学院工学研究科情報システム科学専攻助教大川猛 2 従来技術とその問題点 FPGA(Field Programmable Gate Array) は 任意のディジタル論理回路をプログラム可能な LSI ソフトウェアでは時間がかかる画像認識処理等を ハードウェア化して 高速化 低消費電力化可能 問題点 FPGA 上の回路設計が難しい

Microsoft PowerPoint - lecture rev00.pptx

ネットワーク機器と PA 名古屋大学情報基盤センター情報基盤ネットワーク研究部門嶋田創 ネットワークのハードウェア周りを実装するには? 今までネットワークに関連する L,L2,(L) の世界とハードウェアの関係を見てきた 中身のよくわからない部分として ASI で構成されている部分がある 高速化の要となっているようだが中身は細かく分からない 他の企業に真似されると嫌なので 特に最近は公開されない ASI

-2 外からみたプロセッサ GND VCC CLK A0 A1 A2 A3 A4 A A6 A7 A8 A9 A10 A11 A12 A13 A14 A1 A16 A17 A18 A19 D0 D1 D2 D3 D4 D D6 D7 D8 D9 D10 D11 D12 D13 D14 D1 MEMR

第 回マイクロプロセッサのしくみ マイクロプロセッサの基本的なしくみについて解説する. -1 マイクロプロセッサと周辺回路の接続 制御バス プロセッサ データ バス アドレス バス メモリ 周辺インタフェース バスの基本構成 Fig.-1 バスによる相互接続は, 現在のコンピュータシステムのハードウェアを特徴づけている. バス (Bus): 複数のユニットで共有される信号線システム内の データの通り道

日立評論2008年1月号 : 基盤技術製品

Infrastructure Technology / Products HIGHLIGHTS 2008 HDD 2.5 HDD3.5 HDD 1 Deskstar 7K1000 HDD Hard Disk Drive 2006 5 PC 2.5 HDD HDD 3.5 HDD1 1 2007 3Deskstar 7K1000 3.5 HDD 1149 Deskstar 7K500 2 GMR Giant

スライド 1

計算機構成論 II 第 1 回 ( 全 15 回 ) 2017 年 10 月 5 日 ( 木 ) 知能情報工学科 横田孝義 1 授業計画 10/6 10/12 10/19 10/28 11/2 11/9 11/16 11/21 12/7 12/14 12/21 1/11 1/18 1/25 2/1 2/8 定期テスト 2 テキスト 朝倉書院尾内理紀夫著 ISBN978-4-254-12701-0 C3341

問 2. タイミングチャート以下に示す VHDL コードで記述されている回路に関するタイミングチャートを完成させよ ) レジスタの動作 use IEEE.std_logic_64.all; entity RegN is generic (N : integer := 8 port ( CLK, EN

第 8 回中間試験前の演習 問.VHDL ソースコードを読む () 次の VHDL のソースコードが記述しているゲート回路の回路図を示せ. use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Logic is port ( A : in std_logic_vector(3

J. Technology and Education, Vol.23, No.1, 2016 J. Technology and Education, Vol.23, No.1, pp.7-12 (2016) 研究論文 アーキテクチャ教育における FPGA を用いた組込み設計と実装 青山義弘 福井

J. Technology and Education, Vol.23, No.1, 2016 J. Technology and Education, Vol.23, No.1, pp.7-12 (2016) 研究論文 アーキテクチャ教育における FPGA を用いた組込み設計と実装 青山義弘 福井工業高等専門学校電子情報工学科 ( 916-8507 鯖江市下司町 ) yfa@fukui-nct.ac.jp

2014.3.10 @stu.hirosaki-u.ac.jp 1 1 1.1 2 3 ( 1) x ( ) 0 1 ( 2)NOT 0 NOT 1 1 NOT 0 ( 3)AND 1 AND 1 3 AND 0 ( 4)OR 0 OR 0 3 OR 1 0 1 x NOT x x AND x x OR x + 1 1 0 x x 1 x 0 x 0 x 1 1.2 n ( ) 1 ( ) n x

Jan/25/2019 errata_c17m11_10 S1C17 マニュアル正誤表 項目 リセット保持時間 対象マニュアル発行 No. 項目ページ S1C17M10 テクニカルマニュアル システムリセットコントローラ (SRC) 特性 19-3 S1C17M20/M

Jan/25/2019 errata_c17m11_10 S1C17 マニュアル正誤表 項目 リセット保持時間 対象マニュアル発行 No. 項目ページ S1C17M10 テクニカルマニュアル 413180100 19.4 システムリセットコントローラ (SRC) 特性 19-3 S1C17M20/M21/M22/M23/M24/M25 テクニカルマニュアル 413556900 21.4 システムリセットコントローラ

Microsoft PowerPoint LC_15.ppt

( 第 15 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 言語を使った設計 (2) 2.1 HDL 設計入門 2.2 FPGA ボードの設計デモ配布資料 VHDL の言語構造と基本文法 2.1 HDL 設計入門 EDAツール : メンター社製品が有名 FPGAベンダーのSW 1 1 仕様設計 にも簡易機能あり 2 3 2 HDLコード記述 3 論理シミュレーション 4 4 論理合成