薄膜トランジスター 九州大学大学院 システム情報科学研究科 服部励治
薄膜トランジスターとは? Thin Film Transistor: TFT ソース電極 ゲート電極 ドレイン電極ソース電極ゲートドレイン電極 n poly 電極 a:h n n ガラス基板 p 基板 TFT 共通点 電界効果型トランジスター nmosfet 相違点 誘電膜上に作成される スタガー型を取りうる
薄膜トランジスター (I) a:h 膜 ソース電極 保護膜 n a:h 膜 ドレイン電極 ゲート絶縁膜 a:h 膜 ソース電極 ゲート電極 ゲート絶縁膜 ドレイン電極 ゲート電極 ガラス基板 チャネル保護膜型トップゲート型ト型 ガラス基板 a:h 膜 ソース電極 n a:h 膜 ドレイン電極 ゲート絶縁膜ソース電極ゲートドレイン電極 poly 電極 ゲート絶縁膜 ゲート電極 バックチャネルエッチ型 ガラス基板 n poly poly poly TFT ガラス基板
薄膜トランジスター (II) 各種トランジスターの特性比較 非晶質シリコン多結晶シリコン単結晶シリコン 基板ガラスガラス石英 ウェハ プロセス温度 350 以下 600 以下 1000 1000 以上 移動度 (cm 2 /Vs) 0.3~1 10~150 80~200 500~1000 寄生容量大小小小 CMOS 駆動回路 液晶ディスプレイディスプレイ部駆動回路一体型駆動回路一体型駆動回路部 長所 低コスト 低コスト 既存 IC 装置 高性能回路可 大面積化 大面積化 駆動回路一体型 プロセス使用可 短所 回路部不可能 高コスト 画面部不可能 IC 実装必須 大面積化困難 大面積化困難
チャネル材料 単結晶シリコン多結晶シリコン非晶質シリコン 結晶粒 Grain 水素化 H H 粒界 Grain Boundary ダングリングボンド
アモルファス半導体の 不純物制御は可能か? なぜ アモルファス半導体の不純物制御は難しいのか? アモルファス 非晶質 結晶で無い 不純物制御不可能 P P c a 化学気層成長 (CVD) 法による a:h, a:f, ac:h, age:h, age:hなどの薄膜が例外的に不純物制御可能
長距離秩序と短距離秩序 a:h 膜中に含まれる多量の水素原子 (3~20%) のため結晶構造をとらず非晶質になる そのため 長距離秩序はこわれ 間接遷移 結晶方位などの特性は消失する しかし シリコン原子間レベルの秩序 ( 短距離秩序 ) はある程度保たれ不純物原子 ( リン :P, ボロン :B) が配位数 4 で結合する 一方 水素原子は非晶質化によって生じた不対電子対 ( ダングリングボンド ) を光学的 電気的に不活性化 ( ターミネイト ) する
シリコンはなぜ光らないのか? a k z 4Z k y x 第一ブリルアンゾーン 第一ブリルアンゾーン k x L k y 2/a k 2/a k x g g g 間接遷移 2 2m k 2 /a 0 /a k k 0 1,1 1,0 0 k 1,1,1 1,0,0 2 2 2 2
アモルファスシリコンの光学特性 (I) Abso orption Coeffic cient (cm 1 ) 10 6 10 5 Indirec ct Abs. a:h c 10 4 10 3 10 2 BandTail Abs. 10 1 I I=I 0 exp( x) I 0 1/e x 10 1 1 2 3 4 Photon Energy h(ev)
アモルファスシリコンの光学特性 (II) (h h) 1/2 (cm 1/2 ev 1/2 ) 800 c 600 400 200 a:h 0 BandTail Abs. 1 2 3 h(ev)
電気伝導 単結晶シリコン多結晶シリコン非晶質シリコン 粒界準位 裾準位 再結合準位 μ 0 Log( 移動度 ) Log( 移動度 ) μ= μ 0 exp(ε a /kt) μ 0 :10 cm 2 /Vs ε a :0.35eV Log( 温度 ) 1/ 温度
移動度の測定 Ⅰ Timeofflight 法 i d t t T h d d V E i V T 2 T Vt d t Vt T
移動度の測定 Ⅱ i 再結合 Q Gaussian 分布 Q 0 t T Multiplehopping t V log i 1 t T 1 log t
a:h のバンド構造 Conduction Band c D D Band Tail h h Absorption Emissive Nonemissive Recombination Recombination Valence Band Density of States v
a:h の作成方法 Chamical Vapor Deposition (CVD) RF power ~ H 4 H 2 Heater e 200~300 Exhaust
アクティブマトリックスアレイ アクティブマトリックスアレイの断面図 アクティブマトリックスアレイ一画素の構造図
AM アレイの作製 (I) ーバアックチャネルエッチ型ー Glass Substrate Gate Electrode (a) Gate Electrode Sputtering Formation (b) Gate and Data line difinition iti Wet Etching Mask 1 Gate Insulator (c) Gate Insulator Deposition a (d) Channel Layer Deposition CVD n a (e) n Layer Deposition (f) Active Island Difinition Dry Etching Mask 2
AM アレイの作製 (II) Gate Via (g) Gate Via Formation Wet Etching Mask 3 Data Metal (h ) Data Metal Difinition Sputtering & Wet Etching Mask 4 (i ) Back Channel Etching Dry Etching Passivation (j ) Passivation Layer Formation CVD Via (j ) Contact Via Formation Dry Etching Mask 5 ITO (k ) ITO Electrode Sputtering & Wet Etching Mask 6
poly TFTの作製工程 (I) a Glass Substrate (a) a Deposition LPCVD poly (b) polycrystallization Anealing (in N2 at 600 o C during 24 hours) (c) Active Island Difinition Dry Etching Mask 1 Gate Insulator (d) Gate Insulator deposition APCVD Gate (e) Gate electrode formation LPCVD Mask 2
poly TFTの作製工程 (II) Ion Doping (f) Source/Drain formation Ion Plantation ti and Anealing (at 600 o C during 20 hours) (g) Interlayer Insulator deposition APCVD (h) Contact hole formation Wet Etching Mask 3 (c) Source/Drain electrode formation Sputtering and Wet Etching Mask 4