外部メモリ・インタフェース・ハンドブック Volume 3: アルテラ・メモリ・インタフェースIPの実装; セクション I. DDR およびDDR2 SDRAM 高性能コントローラ およびALTMEMPHY IP ユーザーガイド

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1 101 Innovation Drive San Jose, CA EMI_DDR_UG-1.3

2 Copyright 2010 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.

3 .... Altera Corporation

4 iv. Altera Corporation

5 v.. Altera Corporation

6 vi Altera Corporation

7 以下の表に本項の改訂履歴を示します 日付 バージョン 変更内容 2010 年 2 月 1.3 誤字脱字修正 2010 年 2 月 1.2 Stratix IV デバイスのフル サポート 初期化のタイミング図および HPC のキャリブレーションの段階を追加 2009 年 11 月 1.1 マイナー修正 2009 年 11 月 1.0 初版 Altera Corporation reliminary

8 viii Altera Corporation Preliminary

9 1. アルテラの DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクションは 業界標準の DDR SDRAM および DDR2 SDRAM への簡略化されたインタフェースを提供します ALTMEMPHY メガファンクションは メモリに対する読み出しおよび書き込み動作を実行し メモリ コントローラとメモリ デバイス間のインタフェースとして使用されます この MegaCore ファンクションは アルテラの ALTMEMPHY メガファンクションと連携して動作します DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクションおよび ALTMEMPHY メガファンクションは フル レートまたはハーフ レート DDR および DDR2 SDRAM インタフェースを提供します DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクションは 2 つのコントローラ アーキテクチャを提供します それらは高性能コントローラ (HPC) および高性能コントローラ II(HPC II) です HPC II はより高い効率および最新機能を提供します 1 記述しないかぎり DDR 及び DDR2 SDRAM の高性能コントローラは HPC 及び HPC II を参照しています 図 1 1 に DDR または DDR2 SDRAM 高性能コントローラの MegaCore ファンクションを作成する トップレベル ファイルの例を含むシステム レベルのブロック図を示します ALTMEMPHY DLL (1) PLL 図 1 1 の注 : (1) Instantiate DLL Externally を選択する際 DLL が ALTMEMPHY メガファンクションの外部にインスタンス化されます MegaWizard Plug-In Manager は サンプル ドライバ および DDR または DDR2 SDRAM 高性能コントローラのカスタム バリエーションを含むトップレベル ファイルの例を生成します コントローラはインスタンス化された ALTMEMPHY のメガファンクションのインスタンスを PLL 及び DLL にインスタンス化します ALTMEMPHY メガファンクションの複数のインスタンスの間で DLL を共有する場合は オプションで ALTMEMPHY メガファンクションの外部に DLL をインスタンス化することができます PLL は複数のインスタンスに共用されてはいけませんが 複数のインスタンスの間で一部の PLL クロック出力を共有することができます トップレベル ファイルの例は シミュレーション 合成 およびハードウェア上で使用可能な完全に動作するデザインです サンプル ドライバは セルフ テスト モジュールでコントローラにリードとライトのコマンドを発行し リード データをチェックして パス / フェイルおよびテスト完了の信号を出力します Altera Corporation

10 1 2 ALTMEMPHY メガファンクションは メモリ デバイスとメモリ コントローラ間のデータパスを作成します メガファンクションは スタンドアロン製品として利用可能であり またはアルテラの高性能メモリ コントローラと併用して使用できます スタンドアロン製品の場合は ALTMEMPHY メガファンクションをカスタム コントローラまたはサードパーティ コントローラと共に使用することができます 表 1 1 に DDR と DDR2 SDRAM 高性能コントローラおよび ALTMEMPHY IP のリリースに関する情報を示します バージョンリリース月製品コードプロダクト ID ベンダ ID 項目 説明 9.1 SP 年 2 月 IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) 00BE (DDR SDRAM) 00BF (DDR2 SDRAM) 00CO (ALTMEMPHY メガファンクション ) 6AF7 アルテラは Quartus II ソフトウェアの現行バージョンが 各 MegaCore ファンクションの前のバージョンをコンパイルできることを検証しています MegaCore IP Library Release Notes and Errata では この検証に例外がある場合に報告します アルテラは 1 リリースより前の MegaCore ファンクションのバージョンのコンパイルは検証していません DDR および DDR2 SDRAM 高性能コントローラおよび Quartus II の特定のバージョンの ALTMEMPHY メガファンクションについて詳しくは Quartus II Software Release Notes を参照してください MegaCore ファンクションは ターゲットのアルテラ デバイス ファミリに対し フル サポートあるいは暫定サポートを提供しています フル サポートとは メガファンクションがデバイス ファミリの機能要件およびタイミング要求値をすべて満たしており 生産デザインで使用可能であることを意味します 暫定サポートとは メガファンクションがすべての機能要件を満たしますが メガファンクションに対し デバイス ファミリについてのタイミング解析がまだ行われていることを意味します 表 1 2 に DDR と DDR2 SDRAM 高性能コントローラにより各アルテラ デバイス ファミリに提供されるサポートのレベルを示します Altera Corporation

11 1 3 デバイス ファミリ Arria GX Arria II GX Cyclone III Cyclone III LS Cyclone IV HardCopy II HardCopy III HardCopy IV E Stratix II Stratix II GX Stratix III Stratix IV その他のデバイス ファミリ サポートの種類フル サポート予備的なサポートフル サポート予備的なサポート予備的なサポートフル サポート予備的なサポート予備的なサポートフル サポートフル サポートフル サポートフル サポートサポートなし ALTMEMPHY メガファンクションは 以下の機能を提供しています セットアップが簡単 対応しているデバイスに対して DDR 及び DDR2 SDRAM 用の Altera の PHY Interface (AFI) のサポートを提供 キャリブレーションの自動化により 複雑なリード データ タイミング計算が不要 DDR および DDR2 SDRAM インタフェースに対する最大限の安定性能を保証する VT トラッキング クリティカル タイミング パスに関係なく 自蔵データパスがアルテラ コントローラまたはサードパーティ コントローラへの接続を実行 DDR および DDR2 SDRAM インタフェースのフル レートおよびハーフ レート 使いやすい MegaWizard インタフェース また 表 1 3 に DDR および DDR2 SDRAM HPC および HPC II により提供される機能を示しています コントローラのアーキテクチャ 機能 HPC HPC II ハーフ レート コントローラ v v AFI ALTMEMPHY のサポート v v Avalon Memory Mapped (MM) ローカル インタフェースのサポート v v ネイティブ ローカル インタフェースのサポート v Altera Corporation

12 1 4 順序のリード及びライトを含む先行バンクの管理の設定可能なコマンド v 追加のラテンシ v(1) t RC 緩和のマルチ キャスト ライトのオプションのサポート v アービタ的な Avalon バースト レングスのサポート v 4 のメモリバースト レングス v v(2) 8 のメモリバースト レングス v(3) フレキシブルな内部メモリ用のバースト アダプタ v 設定可能な Local-to-Memory のアドレスマッピング v ロー レイテンシ用の統合ハーフ レートのブリッジ v サイズおよびモード レジスタ設定のランタイム コンフィギュレー v ション およびメモリ タイミングのオプション パーシャル アレイ セルフ リフレッシュ (PASR) v 業界標準の DDR および DDR2 SDRAM デバイスおよび DIMM のサポート v v セルフ リフレッシュ コマンドのオプションのサポート v v ユーザーコントロールによるパワーダウン コマンドのオプションの v サポート プログラマブル タイム アウトを備えたパワーダウン コマンドのオプションのサポート v 自動プリチャージ リード コマンドおよび自動プリチャージ ライ v v ト コマンドのオプションのサポート ユーザー コントローラ リフレッシュのオプションのサポート v v SOPC Builder のフローにおける複数コントローラ クロックの共有のオ v v プション 統合された誤り訂正コード (ECC) 機能 72 ビット合 v v 統合された ECC 機能 40 ビット合 v 部分的ワード書き込みでオプションの自動誤り訂正 v SOPC Builder への対応 v v OpenCore Plus 評価のサポート v Quartus II IP Advisor のサポート v アルテラでサポートしている VHDL Verilog HDL シミュレータ上で使用可能な IP ファンクション シュミレーション モデル v v 表 1 3 の注 : 機能 (1) HPC II は t RCD - 1 以上の追加レイテンシ値をクロック サイクル (t CK ) 単位でサポートします (2) フル レート モードの場合 HPC II は 4 のメモリのバースト レングスのみをサポートします (3) ハーフ レート モードの場合 HPC II は 8 のメモリのバースト レングスのみをサポートします コントローラのアーキテクチャ HPC HPC II タイミング シミュレーション 2 のバースト レングス Altera Corporation

13 1 5 DM ピンがディセーブルされるとき ECC および非 ECC モードでの部分的バーストおよびアラインメントされていないバースト MegaCore 検証では シミュレーション テストを実行します アルテラでは DDR および DDR2 SDRAM 高性能コントローラの機能を保証するために 業界標準の Denali モデルを使用して 機能テストをカバーする徹底したランダムなダイレクト テストを実施しました 以下の項では ALTMEMPHY メガファンクション および DDR と DDR2 SDRAM 高性能コントローラ (HPC と HPC II) に関する情報を示します 以下のデバイスの場合 表 1 4 ~ 表 1 7 に Quartus II ソフトウェア バージョン 9.1 における AFI 付き ALTMEMPHY メガファンクションの標準的なサイズを示します Arria II GX (EP2AGX260FF35C4) デバイス Cyclone III (EP3C16F484C6) デバイス Stratix II (EP2S60F1020C3) デバイス Stratix III (EP3SL110F1152C2) デバイス Stratix IV (EP4SGX230HF35C2) デバイス 1 Arria GX および Stratix GX デバイスのリソース使用率は Stratix II デバイスと同様です PHY レート メモリ幅 ( ビット ) 組み合わせ ALUT 数 ロジック レジスタ数 M9K ブロック メモリ ALUT 数 ハーフ 8 1,428 1, ,480 1, ,787 1, ,867 2, フル 8 1, , ,287 1, ,303 1, 表 1 4 の注 : (1) 記載しているリソース使用率は AFI 付き ALTMEMPHY メガファンクションによって使用されるリソースのみを指しています メモリ コントローラのオーバーヘッドが追加されます Altera Corporation

14 1 6 PHY レート メモリ幅 ( ビット ) 組み合わせ ALUT 数 ロジック レジスタ数 M9K ブロック ハーフ 8 1,995 1, ,210 1, ,523 2, ,770 2,771 9 フル 8 1, , ,479 1, ,608 1,740 5 表 1 5 の注 : (1) 記載しているリソース使用率は AFI 付き ALTMEMPHY メガファンクションによって使用されるリソースのみを指しています メモリ コントローラのオーバーヘッドが追加されます PHY レート メモリ幅 ( ビット ) 組み合わせ ALUT 数 ロジック レジスタ数 M512K ブロック M4K ブロック ハーフ 8 1,444 1, ,494 1, ,795 2, ,870 2, 表 1 6 の注 : (1) 記載しているリソース使用率は AFI 付き ALTMEMPHY によって使用されるリソースのみを指しています メモリ コントローラのオーバーヘッドが追加されます (2) Arria および Stratix GX デバイスのリソース使用率は Stratix II デバイスと同様です PHY レート メモリ幅 ( ビット ) 組み合わせ ALUT 数 ロジック レジスタ数 M9K ブロック メモリ ALUT 数 ハーフ 8 1,356 1, ,423 1, ,805 2, ,902 2, フル 8 1, , ,319 1, ,337 1, 表 1 7 の注 : (1) 記載しているリソース使用率は AFI 付き ALTMEMPHY によって使用されるリソースのみを指しています メモリ コントローラのオーバーヘッドが追加されます Altera Corporation

15 1 7 表 1 8 ~ 表 1 13 に Arria GX Arria II GX Cyclone III Stratix II Stratix II GX Stratix III および Stratix IV デバイスに対して AFI 付き DDR または DDR2 SDRAM HPC (ALTMEMPHY を含む ) の標準的なサイズを示します コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ M512 M4K ハーフ ,851 1, ,904 1, ,208 2, ,289 2, フル ,662 1, ,666 1, , ,758 2, コントローラ レート ローカル データ幅 ( ビット ) ローカル データ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ (M9K) ハーフ ,837 1, ,894 1, ,201 2, ,279 2, フル , ,684 1, , ,738 2, コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ (M9K) ハーフ ,683 1, ,905 1, ,224 2, ,478 3, フル ,386 1, ,526 1, ,257 2, ,385 2, Altera Corporation

16 1 8 コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ M512 M4K ハーフ ,853 1, ,901 1, ,206 2, ,281 2, フル ,675 1, ,675 1, , ,743 2, コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ (M9K) ハーフ ,752 1, ,824 1, ,210 2, ,321 2, フル ,622 1, ,630 1, , ,749 1,975 6 コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ (M9K) ハーフ ,755 1, ,820 1, ,202 2, ,289 2,601 9 フル ,631 1, ,630 1, , ,743 1,983 5 表 1 14 ~ 表 1 18 に Arria II GX Cyclone III Stratix II Stratix II GX Stratix III および Stratix IV デバイスに対して DDR または DDR2 SDRAM HPC II(ALTMEMPHY を含む ) の標準的なサイズを示します Altera Corporation

17 1 9 コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ (M9K) ハーフ ,038 2, ,156 2, ,649 3, ,716 3, フル ,860 1, ,900 1, ,138 2, ,187 2,251 9 コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ (M9K) ハーフ ,229 1, , ,632 3, ,811 3, フル ,003 1, ,090 1, ,680 2, ,776 2, コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ M512 M4K ハーフ ,063 1, ,122 2, ,433 3, ,517 3, フル ,818 1, ,833 1, ,869 2, ,906 2, Altera Corporation

18 1 10 コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 メモリ (M9K) ハーフ ,907 1, ,997 2, ,392 2, ,464 3, フル ,859 1, ,872 1, ,948 2, ,914 2,378 6 コントローラ レート ローカル データ幅 ( ビット ) メモリ幅 ( ビット ) 組み合わせ ALUT 数 専用ロジック レジスタ数 M9K ハーフ ,935 1, ,018 2, ,405 2, ,475 3, フル ,856 1, ,872 1, ,938 2, ,962 2,404 6 DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクションは MegaCore IP ライブラリの一部であり Quartus II ソフトウェアとともに配布されます また アルテラのウェブサイト ( からダウンロードすることもできます f システム要件とインストール手順については Altera Software Installation & Licensing を参照してください 図 1 2 に DDR および DDR2 高性能コントローラ MegaCore ファンクションをインストールした後のディレクトリ構造を示します ここで <path> がインストール ディレクトリです Windows でのデフォルトのインストール ディレクトリは c:\altera\<version> です Linux では /opt/altera<version> です Altera Corporation

19 1 11 <path> ip MegaCore r IP IP altera MegaCore IP common ddr3_high_perf DDR3 SDRAM MegaCore doc DDR3 SDRAM MegaCore lib 機能および性能が十分満足できて MegaCore ファンクションを製品に組み込む場合にのみ ライセンスを購入していただく必要があります DDR または DDR2 SDRAM HPC を使用する場合 アルテラ ウェブサイト ( からライセンス ファイルを要求して コンピュータにインストールできます ライセンス ファイルを要求すると アルテラから電子メールで license.dat ファイルが送信されます インターネットをご利用いただけないお客様は 販売代理店にお問い合わせください DDR または DDR2 HPC II を使用する場合 ライセンスを注文するには販売代理店にお問い合わせください アルテラの OpenCore Plus 評価機能は DDR または DDR2 SDRAM HPC にのみ適用できます OpenCore Plus 評価機能により 以下の処理を実行することができます システム内のメガファンクション ( アルテラ MegaCore ファンクションまたは AMPP SM メガファンクション ) の動作をシミュレーションする デザインの機能を検証したり サイズやスピードを迅速かつ簡単に評価する MegaCore ファンクションを含むデザインに対し デバイス プログラミング ファイルを生成する ( 時間に制限のあり ) デバイスをプログラムし デザインをハードウェア上で検証する メガファンクションのライセンスは お客様が機能と性能に満足し かつデザインを製品化する場合にのみ ご購入いただく必要があります OpenCore Plus ハードウェア評価は 以下の 2 種類の動作モードをサポートします Untethered( アンテザード ) デザインは制限時間のみ実行されます Altera Corporation

20 1 12 Tethered( テザード ) ボードとホスト コンピュータ間に接続が必要です デザイン内のすべてのメガファンクションが Tethered モードをサポートしている場合 デバイスはより長時間または無制限に動作できます 最も制限的な評価時間に達すると デバイス内のすべてのメガファンクションが同時にタイムアウトします デザイン内に複数のメガファンクションがある場合 特定のメガファンクションのタイムアウト動作は 他のメガファンクションのタイムアウト動作によってマスクされることがあります 1 MegaCore ファンクションの場合 アンテザード タイムアウトは 1 時間 テザード タイムアウト値は無制限です ハードウェア評価期限経過後にデザインは動作を停止し local_ready 出力が Low になります Altera Corporation

21 2. 以下のいずれかのフローを使用して DDR または DDR2 SDRAM 高性能コントローラ MegaCore ファンクションを実装できます SOPC Builder のフロー MegaWizard Plug-In Manager のフロー MegaWizard Plug-In Manager のフローを使用して ALTMEMPHY メガファンクションしかインスタンス化できません 図 2 1 に いずれかのフローを使用して Quartus II ソフトウェアでのシステムを構築するためのステージを示します SOPC Builder MegaWizard SOPC Builder Yes IP SOPC Builder のフローは 以下の利点を提供します Altera Corporation

22 2 2 シミュレーション環境を生成 カスタム コンポーネントを作成し それらをコンポーネント ウィザードを介して統合 すべてのコンポーネントを Avalon-MM インタフェースと相互接続 MegaWizard Plug-in Manager のフローは 以下の利点を提供します DDR または DDR2 SDRAM インタフェースから直接ペリフェラル デバイスまたはへのデザインが可能になる より高い周波数動作を達成 SOPC Builder のフローを使用して DDR および DDR2 SDRAM 高性能コントローラを新規または既存の SOPC Builder システムに直接追加できます また Nios II プロセッサ および scatter-gather DMA( ダイレクト メモリ アクセス ) コントローラなど 他の使用可能なコンポーネントも簡単に追加して DDR または DDR2 SDRAM 高性能コントローラを備えた SOPC Builder システムを迅速に構築することができます SOPC Builder は システム インタコネクタ ロジックおよびシステム シミュレーション環境を自動的に構築します f SOPC Builder について詳しくは Quartus II ハンドブック Volume 4 を参照してください SOPC Builder によるコントローラの使用方法の詳細は 外部メモリ インタフェース ハンドブック Volume 6 の DDR, DDR2, and DDR3 SDRAM Design Tutorials の項を参照してください Quartus II ソフトウェアについて詳しくは Quartus II Help を参照してください SOPC Builder のフローを使用して DDR および DDR2 SDRAM 高性能コントローラのパラメータを指定するには 以下のステップに従います 1. Quartus II ソフトウェアで New Project Wizard を使用して新規 Quartus II プロジェクトを作成します 2. Tools メニューの SOPC Builder をクリックします 3. 新しいシステムの場合 システム名と言語を指定します 4. System Contents タブからシステムに DDR or DDR2 SDRAM High-Performance Controller を追加します 1 DDR or DDR2 SDRAM High-Performance Controller は Memories and Memory Controllers フォルダ内の SDRAM フォルダにあります 5. Parameter Settings タブのすべてのページで必要なパラメータを指定します f パラメータについて詳しくは 3 1 ページの パラメータの設定 を参照してください 6. Finish をクリックして DDR または DDR2 SDRAM 高性能コントローラのパラメータ化を完了し システムに追加します Altera Corporation

23 2 3 SOPC Builder システムを終了するには 以下のステップを実行します 1. System Contents タブで Nios II Processor を選択し Add をクリックします 2. Nios II Processor ページの Core Nios II タブ内では Reset Vector および Exception Vector の場合 altmemddr を選択します 3. Reset Vector Offset および Exception Vector Offset をキャリブレーション プロセス中に ALTMEMPHY メガファンクションによって書き込まれない Avalon アドレスに変更します c ALTMEMPHY メガファンクションは リセットされるごとにメモリ インタフェース キャリブレーションを実行し アドレス範囲に書き込みます システム リセット中にメモリ内容を元のまま保持したい場合は これらのメモリ アドレスを使用しないようにします リセットするたびにフラッシュから SDRAM メモリの内容をリロードする場合 このステップは不要です v8.1 またはそれ以前のバージョンから Nios システム デザインをアップグレードする場合 Reset Vector Offset および Exception Vector Offset を AFI モードに変更するのを確認します メモリ アドレス範囲 0 0 ~ 0 1f に相当する Avalon-MM アドレスを計算するには バイトでメモリ インタフェース データバスの幅にメモリ アドレスを掛けます Avalon-MM アドレスの詳細は 表 2 1 を参照してください 外部メモリ インタフェース幅 リセット ベクトル オフセット 例外ベクトル オフセット A Finish をクリックします 5. System Contents タブで Interface Protocols および Serial を展開します 6. JTAG UART を選択して Add をクリックします 7. Finish をクリックします 1 アドレスのオーバーラップを警告するメッセージが表示される場合 System メニューで Auto Assign Base Addresses をクリックします ECC をイネーブルして IRQ のオーバーラップを警告するメッセージが表示される場合は System メニューで Auto Assign IRQ をクリックします 8. このシステム例では 不要なクロック ドメイン クロス ロジックを回避するために 他のすべてのモジュールが altmemddr_sysclk でクロックされるようにします Altera Corporation

24 Generate をクリックします 1 Quartus II IP File (.qip) は SOPC Builder によって生成されたファイルです このファイルでは生成された IP コアまたはシステムに関する情報を含みます 多くの場合.qip ファイルには Quartus II コンパイラ内で MegaCore ファンクションまたはシステムを処理するのに必要なアサインメントおよび情報がすべて含まれています 通常 SOPC Builder システムごとに それぞれ 1 つの.qip ファイルが生成されます ただし より複雑な SOPC Builder コンポーネントは別個の.qip ファイルを生成します したがって システムの.qip ファイルはコンポーネントの.qip ファイルを参照します 10. デザインをコンパイルします 4 1 ページの コンパイルおよびシミュレーション を参照してください MegaWizard Plug-In Manager のフローでは DDR および DDR2 SDRAM 高性能コントローラまたは ALTMEMPHY メガファンクションをカスタマイズし 手動でデザインに組み込むことができます 1 あるいは DDR および DDR2 SDRAM 高性能コントローラ デザインを起動するために IP Advisor を使用できます Quartus II Tools メニューの Advisors をポイントし IP Advisor をクリックします IP Advisor にはデザインに DDR2 SDRAM 高性能コントローラの選択 パラメータ化 評価 およびインスタンス化のための一連の推奨事項を通じてユーザーをガイドします 次に Quartus II の完全なデザインのコンパイレーションをガイドします f MegaWizard Plug-In Manager および IP Advisor について詳しくは Quartus II Help を参照してください MegaWizard Plug-in Manager のフローを使用して パラメータを指定するには 以下のステップに従います 1. Quartus II ソフトウェアで New Project Wizard を使用して新規 Quartus II プロジェクトを作成します 2. MegaWizard Plug-In Manager を起動するには Tools メニューで MegaWizard Plug-In Manager をクリックします DDR または DDR2 SDRAM 高性能コントローラは External Memory フォルダの下の Interfaces フォルダにあります ALTMEMPHY メガファンションは I/O フォルダにあります 1 <variation name> は プロジェクト名およびトップレベルのデザイン エンティティ名と異なる名前でなければなりません 3. Parameter Settings タブのすべてのページでパラメータを指定します Altera Corporation

25 2 5 f パラメータについて詳しくは 3 1 ページの パラメータの設定 を参照してください 4. EDA タブで Generate Simulation Model をオンにして 選択した言語で MegaCore ファンクション用の IP 機能シミュレーション モデルを生成します IP 機能シミュレーション モデルは Quartus II ソフトウェアで生成するサイクル精度の正確な VHDL または Verilog HDL モデルです c これらのシミュレーション モデルは シミュレーションの目的にのみ使用し 合成やその他の目的には使用しないでください これらのモデルを合成に使用すると 機能しないデザインが作成されます 1 一部のサードパーティ合成ツールでは 詳細なロジックは含まず MegaCore ファンクションの構造のみを含むネットリストを使用して MegaCore ファンクションを含むデザインの性能を最適化することができます 合成ツールでこの機能がサポートされている場合 Generate netlist をオンにします VHDL シミュレーション モデルをターゲットする場合も MegaWizard Plug-In Manager は Quartus II 合成用の <variation_name>_alt_mem_phy.v ファイルを生成します シミュレーションに使用することはいけません シミュレーションには 代わりに <variation_name>.vho ファイルをしてください ALTMEMPHY メガファンクションは動作検証のシミュレーション (Functional Simulation) のみサポートします ALTMEMPHY メガファンクションを使用するとき タイミング シミュレーションまたはゲート レベル シミュレーションを実行できません 5. Summary タブで 生成するファイルを選択します グレイのチェックマークは 自動的に生成されるファイルを示します その他のファイルはすべてオプションです 6. Finish をクリックして MegaCore ファンクションおよびサポートするファイルを生成します 生成レポートが表示されます 7. Quartus II プロジェクトで MegaCore ファンクションのインスタンスを生成する場合 現行の Quartus II のプロジェクトに.qip ファイルを追加するようと要求されます.qip ファイルをプロジェクトに追加するようと要求されるときに Yes をクリックします.qip ファイルを追加すると Nativelink への可視性をイネーブルします Nativelink はシミュレーションのためのライブラリを含むように.qip ファイルを必要とします 1.qip ファイルは MegaWizard インタフェースによって生成されたファイルで 生成された IP コアに関する情報を含みます 多くの場合.qip ファイルには Quartus II コンパイラ内で MegaCore ファンクションまたはシステムを処理するのに必要なアサインメントおよび情報がすべて含まれています MegaWizard インタフェースは MegaCore ファンクションごとに それぞれ 1 つの.qip ファイルを生成します Altera Corporation

26 生成レポートを表示した後 Exit をクリックして MegaWizard Plug-In Manager を閉じます 9. 高性能コントローラ (HPC または HPC II) の場合 <variation name>_example_top.v または.vhd ファイルがプロジェクトのトップ レベル デザイン ファイルになるように設定します a. File メニューの Open をクリックします b. <variation name>_example_top をブラウズして Open をクリックします c. Project メニューの Set as Top-Level Entity をクリックします 表 2 2 に ALTMEMPHY の生成されるファイルを示します ファイル名 alt_mem_phy_defines.v <variation_name>.ppf <variation_name>.qip <variation_name>.v/.vhd <variation_name>.vho <variation_name>_alt_mem_phy_seq_wrapper.vo/.vho <variation_name>.html <variation_name>_alt_mem_phy_seq_wrapper.v/.vhd <variation_name>_alt_mem_phy_seq.vhd 説明 インタフェースで使用される定数が含まれています このファイルは MegaWizard Plug-In Manager で選択される言語とは関係なく 常に Verilog HDL にあります ALTMEMPHY バリエーションの Pin Planner ファイル メガファンクションに関連付けられたファイルを含む ALTMEMPHY バリエーションの Quartus II IP ファイル MegaWizard Plug-In Manager で選択される言語とは関係なく 生成される ALTMEMPHY バリエーションのトップ レベル ファイル VHDL 用のみ機能シミュレーション モデルを含む MegaWizard Plug-In Manager で選択される言語とは関係なく 作成されるシミュレーション用のみのラッパー ファイル ( シーケンサ ファイルと呼ばれる ) メガファンクションで作成されたトップ レベル ファイルおよび使用されたポートがリストされます MegaWizard Plug-In Manager で選択される言語とは関係なく 作成されるコンパイル用のみのラッパー ファイル ( シーケンサ ファイルと呼ばれる ) キャリブレーションで使用されたシーケンサを含む このファイルは MegaWizard Plug-In Manager で選択される言語とは関係なく 常に VHDL 言語にあります Altera Corporation

27 2 7 ファイル名 <variation_name>_alt_mem_phy.v <variation name>_alt_mem_phy_pll_<device>.ppf <variation_name>_alt_mem_phy_pll.v/.vhd <variation_name>_alt_mem_phy_delay.vhd <variation_name>_alt_mem_phy_dq_dqs.vhd or.v <variation_name>_alt_mem_phy_dq_dqs_clearbox.txt <variation_name>_alt_mem_phy_pll.qip <variation_name>_alt_mem_phy_pll_bb.v/.cmp <variation_name>_alt_mem_phy_reconfig.qip <variation_name>_alt_mem_phy_reconfig.v/.vhd <variation_name>_alt_mem_phy_reconfig_bb.v/cmp <variation_name>_bb.v/.cmp <variation_name>_ddr_pins.tcl 説明 シーケンサを除いて ALTMEMPHY バリエーションのすべてのモジュールを含む このファイルは MegaWizard Plug-In Manager で選択される言語とは関係なく 常に Verilog HDL 言語にあります DDR3 SDRAM シーケンサは <variation_name>_alt_mem_phy_seq.vhd ファイルに含まれています この XML ファイルは Quartus II Pin Planner に対する MegaCore ピン属性を記述しています MegaWizard Plug-In Manager で選択される言語とは関係なく 生成される ALTMEMPHY バリエーションの PLL メガファンクションファイル シミュレーションの遅延モジュールを含む MegaWizard Plug-In Manager 出力 ファイルの言語として VHDL を選ぶ場合にのみ このファイルが生成されます DQ/DQS I/O 素子インタコネクトおよびインスタンスを含むファイルが生成されます Arria II GX デバイスのみです クリア ボックス フローを使用して <variation_name>_alt_mem_phy_dq_dqs ファイルを生成する仕様ファイル Arria II GX デバイスのみです メガファンクションに関連付けられたファイルを含む ALTMEMPHY バリエーションを使用する PLL の Quartus II IP ファイル ALTMEMPHY バリエーションで使用された PLL のブラック ボック ファイル 通常未使用です PLL リコンフィギュレーション ブロック用 Quartus II IP ファイル Arria GX HardCopy II Stratix II および Stratix II GX デバイスをターゲットとする際にのみ生成されます PLL リコンフィギュレーション ブロック モジュール Arria GX HardCopy II Stratix II および Stratix II GX デバイスをターゲットとする際にのみ生成されます PLL リコンフィギュレーション ブロック用ブラック ボック ファイル Arria GX HardCopy II Stratix II および Stratix II GX デバイスをターゲットとする際にのみ生成されます Verilog HDL または VHDL 言語を使用しているかどうかによる ALTMEMPHY バリエーションのブラック ボック ファイル <variation_name>_ddr_timing.sdc および <variation_name>_report_timing.tcl ファイルで使用された手順を含む Altera Corporation

28 2 8 ファイル名 <variation_name>_pin_assignments.tcl <variation_name>_ddr_timing.sdc <variation_name>_report_timing.tcl 説明 ALTMEMPHY の変動のための I/O 規格 ドライブ強度 出力イネーブル グループ DQ/DQS グルーピング および終端抵抗アサインメントを含む トップレベル デザインのピン名がデフォルトのピン名または接頭辞のバージョンに一致しない場合 このファイルのアサインメントを編集します ALTMEMPHY の変動のためのタイミング制約が含まれています コンパイル時に ALTMEMPHY バリエーションのためのタイミングをレポートするスクリプト 表 2 3 に <variation_name>_alt_mem_phy.v/.vhd ファイルでインスタンス化されたモジュールを示します 特定の ALTMEMPHY バリエーションは指定するメモリ規格に応じて モジュールのいずれも使用するかもしれません モジュール名使用方法説明 <variation_name>_alt_mem_phy_ addr_cmd <variation_name>_alt_mem_phy_ clk_reset <variation_name>_alt_mem_phy_ dp_io <variation_name>_alt_mem_phy_ mimic <variation_name>_alt_mem_phy_ oct_delay <variation_name>_alt_mem_phy_ postamble <variation_name>_alt_mem_phy_ read_dp <variation_name>_alt_mem_phy_ read_dp_group <variation_name>_alt_mem_phy_ rdata_valid すべての ALTMEMPHY バリエーション すべての ALTMEMPHY バリエーション すべての ALTMEMPHY バリエーション DDR2/DDR SDRAM ALTMEMPHY バリエーション ダイナミック OCT がイネーブルされるときの DDR2/DDR SDRAM ALTMEMPHY バリエーション DDR2/DDR SDRAM ALTMEMPHY バリエーション すべての ALTMEMPHY バリエーション (Stratix III または Stratix IV デバイスに未使用 ) DDR2/DDR SDRAM ALTMEMPHY バリエーション (Stratix III または Stratix IV デバイス使用のみ ) DDR2/DDR SDRAM ALTMEMPHY バリエーション アドレスおよびコマンド構造を生成します PLL DLL およびリセット ロジックをインスタンス化します DQ DQS DM および QVLD I/O ピンを生成します DDR および DDR2 SDRAM PHY 用に (VT) トラッキング メカニズムを作成します OCT 信号用に適切な遅延および期間を生成します DDR および DDR2 SDRAM PHY 用にポストアンブル イネーブルおよびディセーブル手法を生成します FIFO バッファのリードパス経由の I/O から 再同期化したクロックから PHY クロックの遷移までのリード データを読み込みます <variation_name>_alt_mem_phy_read_dp の DQS グループ バージョン シーケンサおよびコントローラにリード データ有効信号を生成します Altera Corporation

29 2 9 モジュール名使用方法説明 <variation_name>_alt_mem_phy_ seq_wrapper <variation_name>_alt_mem_phy_ write_dp <variation_name>_alt_mem_phy_ write_dp_fr すべての ALTMEMPHY バリエーション すべての ALTMEMPHY バリエーション DDR2/DDR SDRAM ALTMEMPHY バリエーション DDR および DDR2 SDRAM 用にシーケンサを生成します ハーフ レート データからフル レート DDR データにデータの逆多重化を生成します <variation_name>_alt_mem_phy_ write_dp のフル レート バージョン 表 2 4 ~ 表 2 6 に プロジェクト ディレクトリに存在する可能性がある高性能コントローラによって生成された追加ファイルを示します MegaWizard Plug-In Manager レポートに指定されるファイルの名前とタイプは デザインを VHDL または Verilog HDL のいずれで作成したかによって異なります 1 表 2 4~ 表 2 6 の他にも MegaWizard はまた 表 2 2 に _phy の接頭で ALTMEMPHY ファイルを生成します 例えば <variation_name>_alt_mem_phy_delay.vhd は <variation_name>_phy_alt_mem_phy_delay.vhd になります ファイル名 <variation name>.bsf <variation name>.html <variation name>.v or.vhd <variation name>.qip <variation name>.ppf <variation name>_example_driver.v または.vhd <variation name>_example_top.v または.vhd 説明 MegaCore ファンクションのバリエーション用 Quartus II シンボル ファイル Quartus II ブロック図エディタでこのファイルを使用できます MegaCore ファンクション レポート ファイルです カスタム MegaCore ファンクションの VHDL または Verilog HDL トップレベルの記述を定義する MegaCore ファンクション バリエーション ファイルです デザイン内部のこのファイルによって定義されたエンティティをインスタンスします Quartus II ソフトウェアでのデザインのコンパイル時にこのファイルが含まれています MegaCore ファンクション バリエーション用の Quartus II プロジェクト情報が含まれています この XML ファイルは Quartus II Pin Planner に対する MegaCore ピン属性を記述しています MegaCore ピン属性には ピンの方向 位置 I/O 規格のアサインメント およびドライブ強度などがあります IP Toolbench を Pin Planner アプリケーションの外側で起動する場合 Pin Planner を使用するにはこのファイルを明示的にロードしなければなりません バリエーションと一致する自己チェックのテスト ジェネレータのサンプルです Quartus II プロジェクト トップ レベルとして設定する必要があるトップレベルのデザイン ファイルの例です サンプル ドライバおよびコントローラをインスタンス化します Altera Corporation

30 2 10 ファイル名 <variation name>_auk_ddr_hp_controller_wrapper.vo または.vho <variation_name>_auk_ddr_hp_controller_ecc_wrapper.vo または.vho 説明 VHDL または Verilog HDL の IP 機能シミュレーション モデルです ECC 機能シミュレーション モデル ファイル名 <variation name>_alt_ddrx_controller_wrapper. v または.vho alt_ddrx_addr_cmd.v alt_ddrx_afi_block.v alt_ddrx_bank_tracking.v alt_ddrx_clock_and_reset.v alt_ddrx_cmd_queue.v alt_ddrx_controller.v alt_ddrx_csr.v alt_ddrx_ddr2_odt_gen.v alt_ddrx_avalon_if.v alt_ddrx_decoder_40.v alt_ddrx_decoder_72.v alt_ddrx_decoder.v alt_ddrx_encoder_40.v alt_ddrx_encoder_72.v 説明 alt_ddrx_controller.v ファイルをインスタンス化およびウィザードに応じてコントローラをコンフィギュレーションするコントローラのラッパです ステート マシーンの出力をメモリアドレス及びコマンドの信号にデコードします AFI 用のリードとライトのコントロール信号を生成します あいているメモリバンク内のロウ (ROW) を追跡します クロックおよびリセット ロジックが含まれています コマンド キューのロジックが含まれています すべてのサブ ブロックをインスタンス化するコントローラのトップレベル ファイルです コントロールおよびステータス レジスタのインタフェースのロジックが含まれています DDR2 メモリのインタフェース用 On-Die Termination(ODT) コントロール信号を生成します Avalon-MM インタフェースと通信します 40 ビット バージョンの ECC デコーダのロジックが含まれています 72 ビット バージョンの ECC デコーダのロジックが含まれています 適切な幅の ECC デコード ロジックをインスタンス化します 40 ビット バージョンの ECC エンコーダのロジックが含まれています 72 ビット バージョンの ECC エンコーダのロジックが含まれています alt_ddrx_encoder.v 適切な幅の ECC エンコーダ ロジックをインスタンス化します alt_ddrx_input_if.v 入力インタフェース ブロックです alt_ddrx_cmd_queue.v alt_ddrx_wdata_fifo.v および alt_ddrx_avalon_if.v のファイルをインスタンス化します alt_ddrx_odt_gen.v alt_ddrx_state_machine.v alt_ddrx_timers_fsm.v alt_ddrx_ddr2_odt_gen.v ファイルを選択的にインスタンス化します さらに ODT のアドレス手法も制御します コントローラの主要なステート マシンです 各バンクのタイミング パラメータを追跡するステート マシンです Altera Corporation

31 2 11 ファイル名 alt_ddrx_timers.v alt_ddrx_wdata_fifo.v alt_avalon_half_rate_bridge_constraints.sdc alt_avalon_half_rate_bridge.v 説明 alt_ddrx_timers_fsm.v をインスタンス化し ランク特定のタイミング トラッキング ロジックを含みます ライト データ FIFO のロジック このロジックは Avalon インタフェースからのライト データおよびバイト イネーブルを FIFO に基づいてソートします デザインで Enable Half Rate Bridge オプションがオンの場合 タイミング制約が含まれています 統合したハーフ レート ブリッジのロジックのブロックです Altera Corporation

32 2 12 Altera Corporation

33 3. ALTMEMPHY MegaWizard インタフェース ( 図 3 1) の ALTMEMPHY Parameter Settings ページは 以下の設定をパラメータ化することができます メモリ設定 PHY 設定 ボード設定 コントローラ インタフェース設定 Altera Corporation

34 3 2 Megawizard Plug-in Manager の下部にあるテキストのウィンドウに表示されるのは 非対応の機能を生成する時のメモリ インタフェース ワーニング及びエラーの情報です このウィンドウで表示されるすべてのエラーを訂正するまで Finish ボタンがディセーブルになっています 以下の項では 4 つタブの Parameter Settings ページについて詳細に説明します Memory Settings のタブでは システムに特定のメモリ デバイス及びデバイスの動作周波数を選択することができます General Settings では デバイス ファミリ スピード グレード およびクロック情報を選択できます ページの中央 ( 左側 ) では Memory Presets ダイアログ ボックスの右側に記載された利用可能なメモリ デバイスをフィルタすることができます 詳しくは 図 3 1 を参照してください 使用している正確なデバイスを検出できない場合 最も近い仕様を持つデバイスを選択して 次に Selected memory preset フィールドの横にある Modify parameters をクリックすることによって 手動でパラメタを変更し 実際のデバイスを合わせます 表 3 1 は ALTMEMPHY MegaWizard インタフェースの Memory Settings ページで提供されている General Settings を説明しています パラメータ名 Device family Speed grade PLL reference clock frequency Memory clock frequency Controller data rate Enable half rate bridge Local interface clock frequency Local interface width 説明 ターゲット デバイス ファミリ ( 例 : Stratix III)1 3 ページの表 1 2 に サポートされるデバイス ファミリを示します ここに選択されたデバイス ファミリは MegaWizard ページ 2a で選択されたデバイス ファミリと一致する必要があります デバイスの特定のスピード グレードを選択します ( 例 : Stratix III デバイス ファミリの場合は 2 3 または 4) 外部入力クロックから PLL へのクロック周波数を決定します 周波数は MHz または 100 MHz ぐらいではない場合 動作検証のシミュレーションおよび PLL ロック問題を回避するために 3 つの小数点を使用するのを確認します メモリ インタフェースのクロック周波数を決定します 達成可能な最大周波数より下にあるメモリ デバイスを動作している場合 メモリ デバイスでサポートされる達成可能な最大周波数ではなく 実際の動作周波数を入力することを確認します また 周波数は MHz または 400 MHz ぐらいではない場合 動作検証のシミュレーションおよび PLL ロック問題を回避するために 3 つの小数点を使用するのを確認します メモリ コントローラ用データ レートを選択します メモリ インタフェース周波数 ( フル レート ) またはメモリ インタフェース周波数の 1/2( ハーフ レート ) に等しいコントローラの周波数を設定します このオプションは HPC II にのみ使用できます メモリ クロック ドメインにコントローラを維持するためにオンされると メモリ クロック スピードの半分でローカル サイドが実行できます したがって レイテンシを削減することができます この値はメモリ クロック周波数 コントローラ データ レート および Enable Half Rate Bridge オプションをオンしているかどうかによって異なります この値はメモリ クロック周波数 コントローラ データ レート および Enable Half Rate Bridge オプションをオンしているかどうかによって異なります Altera Corporation

35 3 3 パラメータ名 Memory type 表 3 2 は 表示される Memory Presets をフィルタするのに使用できるオプションを説明しています このオプションのセットは DDR または DDR2 SDRAM のいずれかを作成しているかを示すところです 使用している実際のメモリ デバイスに最も近いまたは同じであるデバイスを Memory Presets リストで選択します 次に Modify Parameters ボタンをクリックして Preset Editor ダイアログボックス内の以下の設定をパラメータ化します メモリ属性 これらは DQ DQ ストローブ (DQS) アドレスとメモリ クロック ピンのシステム数を決定する設定です メモリ初期化オプション これらの設定は初期化プロセスの一部としてメモリ モード レジスタに格納されます メモリ タイミング パラメータ これらは PHY を作成して 時間制約するパラメタです 1 使用しているデバイスは Memory Presets に記載されていますが 一部のパラメータがメモリ デバイスのデータシートで更新されいる可能性があるので Preset Editor ダイアログ ボックスの中の設定が正確であることを確実します システムを反映するために 背景が白いパラメータを変更することができます また デバイス パラメータは使用しているデバイスに一致するように 背景がグレーのパラメータで変更することができます 背景がグレーのパラメータは選択されたメモリ デバイスの特性であり これらを変更すると新しいカスタム メモリ プリセットが作成されます Save As( ページの左下側の部分 ) をクリックして <quartus_install_dir>\quartus\common\ip\altera\altmemphy\lib\ ディレクトリに新しい設定を保存すると この新しいメモリ プリセットをソフトウェアの同じバージョンに作成した他の Quartus II プロジェクトで使用できます Save をクリックすると 新しいメモリ プリセットは Memory Settings タブで Memory Presets リストの下部に表示されます 1 デフォルト ディレクトリ以外のディレクトリに新しい設定を保存する場合 Memory Settings タブ内で Load Preset をクリックして Memory Presets リストに設定をロードします 説明 表示するメモリの種類をフィルタすることができます ( 例 : DDR2 SDRAM) ALTMEMPHY メガファンクションは DDR SDRAM および DDR2 SDRAM をサポートします Memory vendor ベンダによってメモリの種類をフィルタすることができます JEDEC もオプションの 1 つで JEDEC 規格を選択できます 選択されたベンダがリストされていない場合 DDR および DDR2 SDRAM インタフェースに JEDEC を選択できます そして 選択したデバイスと同様な仕様のあるデバイスを選択して 各パラメータの値をチェックします デバイス仕様を合わせるために 各パラメータ値を変更することを確認します Memory format Maximum frequency フォーマットによってメモリの種類をフィルタすることができます ( 例 : ディスクリート デバイスまたは DIMM パッケージ ) 最大動作周波数によってメモリの種類をフィルタすることができます 図 3 2 に DDR2 SDRAM に対する Preset Editor ダイアログ ボックを示します Altera Corporation

36 3 4 Advanced オプションは Arria II GX および Stratix IV デバイスにのみ利用できます このオプションでは FPGA によってキャリブレートされたメモリ仕様のパーセンテージを示します パーセンテージ値はアルテラのプロセス バリエーションに基づいて見積もられます 表 3 3 ~ 表 3 5 にメモリ属性 メモリ初期化オプション およびメモリ タイミング パラメータに使用できる DDR2 SDRAM パラメータを説明しています DDR SDRAM には同じパラメータがありますが 値の範囲は DDR2 SDRAM と異なります Altera Corporation

37 3 5 パラメータ名 範囲 (1) 単位 説明 Output clock pairs from FPGA 1 ~ 6 ペア FPGA からメモリにドライブされる差動クロック ペアの数を定義します 複数のデバイスにインタフェースするとき クロック ペア数が多くなるほど 各出力の負荷が減少します Arria IIGX Stratix III 及び Stratix IV デバイスの差動信号では メモリ クロック ピンは信号スプリッタ機能を使用します Memory chip selects または 8 ペア メモリ インタフェースでチップ セレクトの数を設定します チップ数の点ではメモリの深さです ローカル サイド バイナリはチップ セレクト アドレスをエンコードするので 示された範囲に制限されます 範囲が仕様を満たしていない場合は この値をより大きい数に設定できます しかしながら ALTMEMPHY メガファンクションの最上位のアドレス スペースは実際のメモリ アドレスのいずれにもマップされません ALTMEMPHY メガファンクションは複数のチップ セレクトと連携して すべてのチップ セレクト (mem_cs_n 信号 ) に対してキャリブレーションします Memory interface DQ width メモリ インタフェースの DQ ピンの総数を定義します 複数のデバイスにインタフェースする場合 デバイスあたりの DQ ピンの数とデバイスの数を掛けます GUI では 288 ビット DQ 幅を選択できますが インタフェース データ 幅がデバイスでピンの数によって制限されます 最高性能を達成するために インタフェース全体をデバイスの 1 つのサイドに維持します Memory vendor JEDEC Micron Qimonda Samsung Hynix Elpida Nanya など Memory format Maximum memory frequency ディスクリート デバイス バッファなし DIMM レジスタ付き DIMM メモリ デバイス データシートを参照 サポートされるすべてのメモリ規格用にメモリ ベンダの名称をリストします デバイスまたはモジュールにインタフェースするかどうかを指定します SODIMM はバッファなし DIMM またはレジスタ付き DIMM でサポートされています MHz メモリでサポートされる最大周波数を設定します Column address width 9 ~ 11 ビット インタフェース用にカラム アドレス ビット数を定義します Row address width ビット インタフェース用にロウ アドレス ビット数を定義します Bank address width 2 または 3 ビット インタフェース用にバンク アドレス ビット数 を定義します Altera Corporation

38 3 6 パラメータ名 範囲 (1) 単位 説明 Chip selects per DIMM DIMM あたりのチップ セレ ビット インタフェースの各 DIMM におけるチップ セレクト数を定義します クト DQ bits per DQS bit 4 または 8 ビット データ ストローブ (DQS) ピンあたりのデータ (DQ) ビット数を定義します Precharge address bit 8 または 10 ビット アドレス バスのどのビットをプリチャージ アドレス ビットとして使用するかを選択します Drive DM pins from FPGA Yes または No DM ピンが書き込み動作中に使用するかどうかを指定します アルテラ デバイスは 4 モード付き DM ピンをサポートしていません Maximum memory frequency for CAS latency 3.0 Maximum memory frequency for CAS latency 4.0 Maximum memory frequency for CAS latency 5.0 Maximum memory frequency for CAS latency 6.0 表 3 3 の注 : (1) 範囲の値は使用される実際のメモリ デバイスによって異なります 80 ~ 533 MHz ある CAS レイテンシあたりのメモリ データ シートによって周波数限界を指定します 選択された CAS レイテンがある動作周波数は この数を超えた場合 ALTMEMPHY MegaWizard インタフェースは警告を生成します パラメータ名 範囲 単位 説明 Memory burst length 4 または 8 ビート トランザクションごとに読み出しまたは書き込みの数を設定します 4 のメモリ バースト レングスはハーフ レート デザインのローカル バースト レングス 1 およびハーフ レート デザインのローカル バースト レングス 1 に相当します Memory burst ordering シーケンシャルまたはインタリーブド リード トランザクション時にメモリと FPGA 間でデータが転送される順序を制御します 詳細については メモリ デバイス データシートを参照してください Enable the DLL in the memory devices Yes または No Yes に設定した場合 メモリ デバイスの DLL をイネーブルします DLL がオフにされるとき アルテラは何らかの ALTMEMPHY 動作を保証しないために メモリ デバイスの DLL を常にイネーブルする必要があります DLL がオフにされるとき メモリ デバイスからのすべてのタイミングは無効です Altera Corporation

39 3 7 パラメータ名範囲単位説明 Memory drive strength setting Memory ODT setting 通常または低減 ディセーブルされる メモリ デバイスの出力バッファのドライブ強度を制御します 低減ドライブ強度は すべてのメモリ デバイスでサポートされるとは限りません デフォルト オプションは通常です オーム メモリの ODT 値を設定します DDR SDRAM インタフェースでは使用できません Memory CAS latency setting サイクル リード コマンドから メモリからの最初の出力 データまでの遅延はクロックサイクルに設定しま す パラメータ名範囲単位説明 t INIT ~ 1000 µs 最小メモリ初期化時間 リセット後 コントローラはこの期間中メモリに対していかなるコマンドも発行しません t MRD 2 ~ 39 ns 最小ロード モード レジスタ コマンド周期 コントローラは ロード モード レジスタ コマンドを発行してから他の任意のコマンドを発行するまでの この期間中待機します t MRD は DDR2 SDRAM 高性能コントローラで ns に指定され また Micron のデバイス データシートで t CK サイクルに関して指定されます データシート タイム t CK で指定されたサイクル数を掛けることによって t MRD を ns に変換する必要があります ここで t CK がメモリ デバイスの t CK ではなく メモリ動作周波数です t RAS 8 ~ 200 ns 最小アクティブ - プリチャージ時間 コントローラは アクティブ コマンドを発行してから同じバンクに対してプリチャージ コマンドを発行するまでのこの期間中待機します t RCD 4 ~ 65 ns 最小アクティブ リード / ライト時間 コントローラは アクティブ コマンドを発行した後 この期間中バンクに対してリードまたはライト コマンドを発行しません t RP 4 ~ 65 ns 最小プリチャージ コマンド周期 コントローラは プリチャージ コマンドを発行した後 この期間中バンクにアクセスしません t REFI 1 ~ µs リフレッシュ コマンド間の最大時間間隔 コントローラは ユーザー制御リフレッシュがオンになっていない限り この時間間隔で通常のリフレッシュを実行します t RFC 14 ~ 1651 ns 最小オート リフレッシュ コマンド周期 コントローラがオート リフレッシュ コマンドを発行した後 何か他の動作を実行するまで待機する時間の長さです t WR 4 ~ 65 ns 最小ライト リカバリ時間 コントローラは ライト トランザクションが終了してからプリチャージ コマンドを発行するまでのこの期間中待機します t WTR 1 ~ 3 t CK 最小ライト - リード コマンド遅延 コントローラは ライト コマンドが終了してから 同じバンクに対して次のリード コマンドを発行するまでのこの期間中待機します このタイミング パラメータはクロック サイクル数で指定され 値は整数に丸められます t AC 300 ~ 750 ps CK/CK# 信号からの DQ 出力アクセス時間 t DQSCK 100 ~ 750 ps CK/CK# 信号からの DQS 出力アクセス時間 Altera Corporation

40 3 8 パラメータ名 範囲 単位 説明 t DQSQ 100 ~ 500 ps DQS から DQ の最大スキュー ; グループごと アクセスごとの DQS から最後の有効 DQ まで t DQSS t CK ポジティブ DQS ラッチング エッジから関連するクロック エッジまで t DS 10 ~ 600 ps DQS を基準にした DQ および DM 入力のセットアップ時間 ここで DQS のスルー レート (DDR および DDR2 SDRAM インタフェースの場合 ) および DQS はシングル エンドまたは差動のいずれかに応じてディレートされた値を持っています (DDR2 SDRAM インタフェースの場合 ) 正確な数を使用しているのを確認し かつその入力された値は V IH (ac) 最小または V IL (ac) 最大ではなく V REF (dc) に基準されます この仕様のディレートする方法について詳しくは 3 9 ページの ディレート メモリ セットアップおよびホールド タイミング を参照してください t DH 10 ~ 600 ps DQS を基準にした DQ および DM 入力のホールド時間 ここで DQS のスルー レート (DDR および DDR2 SDRAM インタフェースの場合 ) および DQS はシングル エンドまたは差動のいずれかに応じてディレートされた値を持っています (DDR2 SDRAM インタフェースの場合 ) 正確な数を使用しているのを確認し かつその入力された値は V IH (dc) 最小または V IL (dc) 最大ではなく V REF (dc) に基準されます この仕様のディレートする方法について詳しくは 3 9 ページの ディレート メモリ セットアップおよびホールド タイミング を参照してください t DSH 0.1 ~ 0.5 t CK CK からの DQS 立ち下がりエッジホールド時間 t DSS 0.1 ~ 0.5 t CK CK セットアップへの DQS 立ち下がりエッジ t IH 100 ~ 1000 ps アドレスおよびコントロール入力のホールド時間 ここで CK と CK# クロックおよびアドレスとコマンド信号のスルー レートに応じてディレートされた値を持っています 正確な数を使用しているのを確認し かつその入力された値は V IH (dc) 最小または V IL (dc) 最大ではなく V REF (dc) に基準されます この仕様のディレートする方法について詳しくは 3 9 ページの ディレート メモリ セットアップおよびホールド タイミング を参照してください t IS 100 ~ 1000 ps アドレスおよびコントロール入力のセットアップ時間 ここで CK と CK# クロックおよびアドレスとコマンド信号のスルー レートに応じてディレートされた値を持っています 正確な数を使用しているのを確認し かつその入力された値は V IH (ac) 最小または V IL (ac) 最大ではなく V REF (dc) に基準されます この仕様のディレートする方法について詳しくは 3 9 ページの ディレート メモリ セットアップおよびホールド タイミング を参照してください t QHS 100 ~ 700 ps 最大データ ホールド スキュー係数 t RRD 2.06 ~ 64 ns 各デバイスのアクティブにする時間 RAS-to-RAS のタイミング遅延のパラメータ t FAW 7.69 ~ 256 ns 各デバイスに 4 つのアクティブしたウィンドウ タイム t RTP ns 読み込みからプリチャージまでの時間 表 3 5 の注 : (1) パラメータの範囲については メモリ デバイス データシートを参照してください パラメータによっては クロック サイクル (t CK ) 単位で記載されている場合があります MegaWizard Plug-In Manager で値を時間単位 (ps または ns) で入力する必要がある場合は インタフェースのクロック周期を掛けて 数値を変換してください ( メモリ データシートに記載されている最大クロック周期ではありません ) Altera Corporation

41 3 9 メモリ デバイス データシートからのベース セットアップおよびホールド タイム仕様がアルテラ デバイスに仮定するスルーレートが真ではない場合があるので Preset Editor ダイアログ ボックス内で 以下のメモリ デバイス仕様をディレートして アップデートします t DS t DH t IH t IS 1 Arria II GX および Stratix IV デバイスに対して Preset Editor を使用してディレートする必要があります V REF に参照されるパラメータのみを入力する必要があり そして Board Settings タブにあるスルー レート情報を入力すると ディレーションが自動的に行われます 値をディレーティングした後 アルテラの入力および出力仕様が V REF に参照されたので ディレートされる値を正規化する必要があります しかし JEDEC ベース セットアップ タイム仕様は V IH /V IL AC レベルに参照される ;JEDEC ベース ホールド タイム仕様は V IH /V IL AC レベルに参照されます メモリ デバイス セットアップおよびホールド タイム数は V REF にディレートおよび正規化されると タイミング制約が正しく設定されているのを確認するために Preset Editor ダイアログ ボックス内の値を便新します 例えば JEDEC に従って 400-MHz DDR2 SDRAM は以下の仕様を備えており 1V/ns DQ のスルー レート立ち上がり信号および 2V/ns の差動スルー レートを仮定します ベース t DS = 50 ベース t DH = 125 V IH (ac) = V REF V V IH (dc) = V REF V V IL (ac) = V REF V V IL (dc) = V REF V MHz の最大周波数を備えた任意の DDR2 SDRAM コンポーネントに対して シングル エンドまたは差動 DQS 信号方式のいずれかを使用しても JEDEC は t DS および t DH 仕様にベースおよびディレーティング数の 2 つの異なるセットをリストします また V IL (ac) および V IH (ac) の値は これらのデバイスとは異なる場合があります 立ち上がりエッジの VREF 参考セットアップおよびホールド信号は t DS (V REF ) = ベース t DS + デルタ t DS + (V IH (ac) - V REF )/slew_rate = = 250 ps t DH (V REF ) = ベース t DH + デルタ t DH + (V IH (dc) - V REF )/slew_rate = = ps ライト データの出力スルー レートは 1V/ns と異なる場合 最初に t DS および t DH の値をディレートして これらの AC/DC レベル仕様を V REF 仕様に変換します Altera Corporation

42 3 10 2V/ns DQ スルー レート立ち下がり信号および 2 V/ns DQS-DQSn スルー レートの場合は t DS (V REF ) = ベース t DS + デルタ t DS + (V IH (ac) - V REF )/slew_rate = = 225 ps t DH (V REF ) = ベース t DH + デルタ t DH + (V IH (dc) - V REF )/slew_rate = = ps 0.5 V/ns DQ スルー レート立ち下がり信号および 1 V/ns DQS-DQSn スルー レートの場合は t DS (V REF ) = ベース t DS + デルタ t DS + (V IH (ac) - V REF )/slew_rate = = 425 ps t DH (V REF ) = ベース t DH + デルタ t DH + (V IH (dc) - V REF )/slew_rate = = 285 ps Altera Corporation

43 3 11 Next または PHY Settings タブをクリックして 表 3 6 で説明されているオプションを設定します ターゲット アルテラ デバイスに適用する場合 オプションが使用できます パラメータ名 Use dedicated PLL outputs to drive memory clocks Dedicated memory clock phase 適用できるデバイス ファミリ HardCopy II および Stratix II(HardCopy II 用のプロトタイプ ) HardCopy II および Stratix II(HardCopy II 用のプロトタイプ ) Use differential DQS Arria II GX Stratix III および Stratix IV Enable external access to reconfigure PLL prior to calibration Instantiate DLL externally HardCopy II および Stratix II(HardCopy II 用のプロトタイプ ) Cyclone III デバイスを除く サポートされているすべてのデバイス ファミリ 説明 専用の PLL 出力を使用してクロックを生成する場合はオンにします HardCopy II ASIC およびその Stratix II FPGA プロトタイプではこれが必須です オフにすると DDIO 出力レジスタはクロック出力を生成します DDIO 出力レジスタをメモリ クロックに使用すると メモリ クロックと DQS 信号の両方が十分にアラインメントされて t DQSS 仕様を容易に満たします しかし 専用クロック出力をメモリ クロックに使用すると メモリ クロックと DQS 信号が適切にアラインメントされず 信号を一緒にアラインメントするために PLL から正の位相オフセットが必要になります PLL の出力を使用してメモリクロックをドライブする場合に CK/CK# 信号と DQS/DQS# 信号をアラインメントさせる時の必要な位相シフトです この機能をイネーブルして シグナル インテグリティを改善します 333 MHz 以上の動作で推奨されます DDR SDRAM は差動 DQSS をサポートしていないので DDR2 SDRAM にのみ適用します Stratix II および HardCopy II デバイス用にこのオプションをイネーブルすると ALTPLL_RECONFIG メガファンクションの入力はデバッグ目的にトップレベルになります このオプションにより キャリブレーションの前に PLL をリコンフィギュレーションし 必要に応じてリード側で再同期化クロックのキャリブレーションを開始する前に メモリ クロック (mem_clk_2x) の位相を調整できます リード側の再同期化クロックのキャリブレーションは ライト側のメモリ クロックの位相に依存します DQS キャプチャ クロックに非標準位相シフトを適用する場合 このオプションを Stratix III Stratix IV HardCopy III または HardCopy IV デバイスで使用します そして ALTMEMPHY DLL オフセッティング I/O は外部 DLL およびオフセット コントロール ブロックに接続できます Cyclone III デバイスは DLL がないので この機能はサポートされていません Altera Corporation

44 3 12 パラメータ名 Enable dynamic parallel on-chip termination Stratix III および Stratix IV Clock phase Arria II GX Arria GX Cyclone III HardCopy II Stratix II および Stratix II GX このオプションは I/O インピーダンス マッチングおよび終端抵抗機能を提供します ALTMEMPHY メガファンクションは このオプションがチェックされている状態で 読み出し時に並列終端抵抗および書き込み時に直列終端抵抗をイネーブルします DDR および DDR2 SDRAM インタフェースにのみ適用されます ここで DQ および DQS 信号は双方向です ダイナミック終端抵抗の使用は OCT キャリブレーション ブロックを使用する必要があります ここで R UP /R DN ピンの位置に応じて DQS/DQ ピンの配置が制限されることがあります DDR SDRAM は ODT をサポートしていませんが アルテラの FPGA でダイナミック OCT はまだサポートされます 詳細は Stratix III デバイス ハンドブック Volume 1 の Stratix III デバイスの外部メモリ インタフェース の章または Stratix IV デバイス ハンドブック Volume 1 の Stratix IV デバイスの外部メモリ インタフェース の章のいずれかを参照してください アドレスおよびコマンド フェーズを調整することで メモリ デバイスにおけるアドレスおよびコマンドのセットアップおよびホールド マージンを改善して 負荷によって変動する伝播遅延を補正することができます phy_clk および write_clk 信号の立ち上がりエッジ時間と立ち下がりエッジ時間に基づいて および 270 から選択できます Stratix IV および Stratix III デバイスで クロック位相は dedicated に設定されます Dedicated clock phase Stratix III および Stratix IV アドレスおよびコマンドに専用 PLL 出力を使用するとき アドレスおよびコマンド信号のセットアップおよびホールド マージンを改善するために いずれかの正当な PLL の位相シフトを選択できます この値を 180 と 359 の間に設定できて デフォルト値は 240 です しかしながら 一般に PHY タイミングはハーフ レート デザインの場合 240 およびフル レート デザインの場合 270 以上の値を必要とします Board skew Autocalibration simulation options 適用できるデバイス ファミリ Arria II GX および Stratix IV デバイスを除く サポートされるすべてのデバイス ファミリ サポートされるすべてのデバイス ファミリ 説明 FPGA からメモリ ( ディスクリート メモリ デバイスまたは DIMM のいずれか ) へインタフェース全体に対する任意の 2 つのメモリ インタフェース信号間の最大スキュー このパラメータはすべての種類の信号 ( データ ストローブ クロック アドレス コマンドの各信号 ) を含みます DQS/DQ グループ内 全グループ またはアドレス / コマンドおよびクロック信号間のワースト ケースのスキューを入力する必要があります このパラメータは.sdc ファイルでタイミング制約を生成します Full Calibration( 長いシミュレーション時間 ) Quick Calibration または Skip Calibration のいずれかを選択します 詳しくは 外部メモリ インタフェース ハンドブック Volume 4 の シミュレーション の章を参照してください Altera Corporation

45 3 13 Next または Board Settings タブをクリックして 表 3 7 で説明されているオプションを設定します ボード設定パラメータはタイミング解析のボード レベルの影響をモデル化するために設定されます インタフェースに Arria II GX または Stratix IV デバイスを選択する場合 このオプションが使用できます そうしないと オプションがディセーブルされます パラメータ名 単位 説明 Number of slots/discrete devices シングル ランクまたはマルチ ランク コンフィギュレーションを設定します CK/CK# slew rate (differential) V/ns CK および CK# 信号の差動スルー レートを設定します Addr/command slew rate V/ns アドレスおよびコマンド信号のスルー レートを設定します DQ/DQS# slew rate (differential) V/ns DQ および DQS# 信号の差動スルー レートを設定します DQ slew rate V/ns DQ 信号のスルー レートを設定します Addr/command eye reduction (setup) ns アドレスおよびコマンド信号での ISI によるセットアップ サイドのアイ ダイアグラムに削減を設定します Addr/command eye reduction (hold) ns アドレスおよびコマンド信号での ISI によるホールド サイドのアイ ダイアグラムに削減を設定します DQ eye reduction ns DQ 信号での ISI によるセットアップ サイドのアイ ダイアグラムに全削減を設定します Delta DQS arrival time ns ISI による DQS の到達時間の範囲でバリエーションの増加を設定します Max skew between DIMMs/devices ns 特に異なるスロットの DIMM に対して ランク間の DQ 信号で最大スキューまたは伝播遅延を設定します DIMM およびデバイスの両方に対して この値はマルチランク コンフィギュレーションにおける DDR2 インタフェースの再同期化マージンに影響します Max skew within DQS groups ns DQS グループにおける DQ ピン間の最大スキューを設定します この値はすべてのコンフィギュレーション ( シングル ランクまたはマルチ ランク DIMM またはデバイス ) における DDR2 インタフェースのリード キャプチャおよびライト マージンに影響します Max skew between DQS group ns 異なる DQS グループにおける DQS 信号間の最大スキューを設定します この値はシングル ランクまたはマルチ ランク コンフィギュレーションの両方における DDR2 インタフェースの再同期化マージンに影響します Addr/command to CK skew ns CK 信号およびアドレスとコマンド信号間のスキューまたは伝播遅延を設定します 正の値は CK 信号より長いアドレスおよびコマンド信号を表し そして負の値は CK 信号より短いアドレスおよびコマンド信号を表します このスキューはアドレス / コマンド信号の遅延を最適化して DDR2 インタフェースの適切なセットアップ およびホールド マージンを持つために Quartus II ソフトウェアによって使用されます Altera Corporation

46 3 14 Controller Interface Settings タブでは DDR および DDR2 SDRAM の ALTMEMPHY メガファンクションによって要求されるローカル インタフェース用のネイティブ インタフェースまたはデフォルトの Avalon-MM インタフェースを指定できます コントローラから PHY インタフェース プロトコルへの AFI を選択する場合 このオプションがディセーブルされます Avalon-MM インタフェースは これらのバリエーションでサポートされる唯一のローカル インタフェースです 1 アルテラでは新しいデザインに AFI を使用 ; 既存のデザインにのみ非 AFI を使用することを推奨します ネイティブ インタフェースは Avalon-MM インタフェースのスーパーセットであり Avalon-MM インタフェース信号の以外に 以下の追加の信号が含まれています local_init_done local_refresh_req local_refresh_ack local_wdata_req これらの信号は Avalon-MM バス プロトコルで不可能であるその他の情報とコントロールを提供します ネイティブおよび Avalon-MM ローカル インタフェース間のその他の差はライト トランザクションにあります Avalon-MM インタフェースでは ライト データはライト要求と共に提示されています ネイティブ インタフェースでは ライト データ ( バイト イネーブル ) は local_wdata_req 信号がアサートされた後でクロック サイクルに提示されます Avalon-MM インタフェースは local_wdata_req 信号を使用しません 1 ネイティブおよび Avalon-MM インタフェースの間に レイテンシの差がありません DDR および DDR2 SDRAM 高性能コントローラ MegaWizard インタフェース ( 図 3 3) の DDR or DDR2 SDRAM High-Performance Controller Parameter Settings ページで 以下の設定をパラメータ化することができます メモリ設定 PHY 設定 PHY 設定 コントローラ設定 メモリ設定 PHY 設定 およびボード設定タブは ALTMEMPHY Parameter Settings ページと同じオプションを提供します Altera Corporation

47 3 15 Altera Corporation

48 3 16 表 3 8 に Controller Settings タブで提供されたオプションを示します パラメータ名 コントローラ アーキテクチャ 説明 Controller architecture コントローラ アーキテクチャを指定します Enable self-refresh controls 両方あり コントローラが外部メモリ デバイスをセルフ リフレッシュ モードに置く時間を制御することができるようにオンにし 7 8 ページの ユーザーが制御したセルフ リフレッシュ ロジック を参照してください Enable power down controls HPC コントローラが外部メモリ デバイスをパワーダウン モードに置く時間を制御することができるようにオンにします Enable auto power down HPC II 指定されたアイドル コントローラ クロック サイクル数はコントローラで観測された後 コントローラが自動的に外部メモリ デバイスをパワーダウン モードに置くようにオンにします コントローラが Auto Power Down Cycles フィールドにメモリをパワーダウンした後に アイドル サイクル数を指定することができて 7 8 ページの 自動パワーダウンかつプログラマブル タイムアウト を参照してください Auto power down cycles HPC II コントローラが外部メモリ デバイスをパワーダウン モードに置く前に 目的のアイドル コントローラ クロック サイクル数を決定します 正当な範囲は 1 ~ 65,535 です 値を 0 クロック サイクルに設定する場合 自動パワーダウン モードがディセーブルされます Enable user auto-refresh controls 両方あり コントローラが外部メモリ デバイスをリフレッシュ モードに置く時間を制御することができるようにオンにします Enable auto-precharge control 両方あり コントローラ トップ レベル上の自動プリチャージ コントロールをイネーブルするように オンにします リードおよびライト バーストを要求している間に自動プリチャージ コントロール信号をアサートすることで コントローラが現在開いているページをライトまたはリード バーストの最後に閉じる必要があるかどうか ( 自動プリチャージ ) を指定できます Altera Corporation

49 3 17 パラメータ名 Local-to-memory address mapping Command queue look-ahead depth コントローラ アーキテクチャ HPC II HPC II Avalon インタフェース上のアドレス ビットとメモリ インタフェース上のチップ ロウ バンクとカラム ビット間のマッピングを制御できます アプリケーションがメモリ デバイスのカラム サイズより大きいバーストを発行する場合 Chip-Row-Bank-Column オプションを選択します このオプションで コントローラはバーストがカラムの終わりに到着するとき 現在開いているロウを変更するという効果を非表示にするのに先行バンク管理機能を使用できます 他方 アプリケーションに複数のマスターが独立したメモリの領域を使用する場合は Chip-Bank-Row-Column のオプションを選択してください このオプションで メモリに物理バンクを各マスターに割り当てるのにトップ アドレス ビットを使用できます 物理的なバンクの割り当てにより 複数のマスターが同時に同じバンクをアクセスすることを避けられます そうしないと コントローラーが同じバンクのロウを開いたり閉じたりする必要があるため 効率が下がっています このオプションで 先行バンクの管理にリード及びライトのリクエスト数をコントロールするために 先行コマンドの列の深さのレベルが選択できます 7 5 ページの コマンド キュー を参照してください Local maximum burst count HPC II コントローラ スレーブ ポートが受け入れる最大の Avalon バースト カウントをコンフィギュレーションす るためにバースト カウントを指定します Enable configuration and status register interface Enable error detection and correction logic HPC II 両方あり 説明 ランタイム コンフィギュレーションおよびメモリ コントローラのステータス検索をイネーブルするのにオンにします このオプションをイネーブルにすると 追加 Avalon-MM スレーブ ポートはメモリコントローラ トップレベルに加えて メモリ タイミング パラメータ メモリ アドレス サイズとモード レジスタ設定 およびコントローラ機能のランタイム コンフィギュレーションおよびステータス検索が可能にします Error Detection and Correction Logic がイネーブルされるとき 同じスレーブ ポートで このロジックのステータスを制御して 検索することもできます 7 8 ページの コンフィギュレーションおよびステータス レジスタ (CSR) インタフェース を参照してください シングル ビット誤り訂正およびダブル ビット エラー検出のための誤り訂正コード (ECC) をイネーブルするのにオンにします HPC および HPC II の場合 それぞれ 6 6 ページの 誤り訂正コード (ECC) および 7 8 ページの 誤り訂正コード (ECC) を参照してください Altera Corporation

50 3 18 パラメータ名 コントローラ アーキテクチャ 説明 Enable auto error correction HPC II ECC ロジックはシングル ビット エラーを検出するとき オンにしてコントローラはオート訂正を実行します あるいは より良いシステム効率のため 希望の時にこのオプションをオフにして 誤り訂正をケジュールすることができます 7 8 ページの 誤り訂正コード (ECC) を参照してください Enable multi-cast write control Multiple controller clock sharing HPC II 両方あり コントローラ トップレベル上のマルチ キャスト ライト コントロールをイネーブルするようにオンにします ライト バーストを要求するときマルチ キャスト ライト コントロールをアサートすると メモリ システムのすべてのチップ セレクトに書き込むライト データが生成されます マルチ キャスト ライトはレジスタされた DIMM インタフェースまたは ECC が有効な場合でサポートされていません このオプションは SOPC Builder のフローでのみ使用できます 互換性のある PLL を持つシステムで 1 個のコントローラが別のコントローラから Avalon クロッを使用できるようにオンにします このオプションはマスタ ロジックに同期する 2 つ以上のメモリ コントローラのある SOPC Builder システムを作成できます 7 5 ページの コマンド キュー を参照してください Local interface protocol HPC ユーザー ロジックとメモリ コントローラ間のローカル インタフェースを指定します Avalon-MM インタフェースを使用して 他の Avalon-MM ペリフェラルに簡単に接続することができます HPC II アーキテクチャは Avalon-MM インタフェースのみをサポートします Altera Corporation

51 4. MegaCore ファンクションにパラメータを設定した後 MegaCore ファンクションのバリエーションをデザインに組み込み シミュレーション およびコンパイルを実行することができます 以下の項では デザインをコンパイルおよびシミュレートするために実行する必要があるステップを詳しく説明しています デザインのコンパイル デザインのシミュレーション 図 4 1 にコントローラおよびユーザー ロジックを統合した後の最終的なデザインの例としてアルテラの高性能コントローラ デザインのトップレベル図を示します ALTMEMPHY DLL (1) PLL 図 4 1 の注 : (1) Instantiate DLL Externally を選択すると DLL がコントローラの外部にインスタンス化されます ALTMEMPHY バリエーションでデザインをコンパイルする前に.sdc ファイルを含むいくつかのプロジェクト設定を編集して I/O アサインメントを作成する必要があります I/O アサインメントには I/O 規格 ピン位置 および終端抵抗とドライブ強度設定などの他のアサインメントが含まれています これらのタスクのいくつかは ALTMEMPHY Generation ウインドウでリストされます 大部分のシステムでは アルテラはデバイスに対して終端抵抗および出力ピン負荷を設定する Quartus II ソフトウェアにおける Board Trace Model コマンドを使用することによって Advanced I/O Timing 機能の使用を推奨しています 1 生成された.sdc タイミング制約ファイルは ALTMEMPHY バリエーションを大規模なデザイン ( コントローラと / またはサンプル ドライバ ) の一部になる必要とするので ALTMEMPHY バリエーションはスタンドアロンのトップレベル デザインとしてコンパイルできません メモリ コントローラが可能な状態になる前 ALTMEMPHY バリエーションが要求されるターゲット周波数を満たすかどうかを確認するために ALTMEMPHY バリエーションをインスタンス化するトップレベル ファイルを作成します Quartus II ソフトウェアを使用してトップ レベル ファイルの例をコンパイルし コンパイル後のタイミング解析を実行するには 以下のステップに従います Altera Corporation

52 TimeQuest タイミング アナライザの設定 a. Assignments メニューで Timing Analysis Settings をクリックし Use TimeQuest Timing Analyzer during compilation を選択して OK をクリックします b. Synopsys Design Constraints(.sdc) ファイル <variation name>_phy_ddr_timing.sdc をプロジェクトに追加します Project メニューで Add/Remove Files in Project をクリックし ファイルを参照します c. トップレベル デザインの例 <variation name>_example_top.sdc のための.sdc ファイルをプロジェクトに追加します トップレベル デザインとして例を使用する場合にのみ このファイルが必要です 2. MegaWizard Plug-In Manager によって生成される I/O アサインメントを適用するには <variation_name>_pin_assignments.tcl または <variation_name>.ppf ファイルのいずれかを使用できます.ppf ファイルおよび Pin Planner を使用すると メモリ インタフェース ピン名にプリフィックスを追加するのに余分な柔軟性が提供されます Assignment Editor または Pin Planner のいずれかにアサインメントを編集することができます ピンの I/O 規格アサインメントを指定するには 以下の手順の 1 つを使用します SDRAM インタフェースが 1 つで トップレベル ラッパ ファイルの例に示すようにトップ レベル ピンにデフォルトの名前が付いている場合は <variation name>_pin_assignments.tcl を実行します または デザインでは一致しないピン名が含まれている場合 スクリプトを実行する前に <variation name>_pin_assignments.tcl ファイルを編集します 以下のステップに従います a. <variation name>_pin_assignments.tcl ファイルを開きます b. 使用しているフローに基づいて sopc_mode 値を Yes または No に設定します SOPC Builder システム フロー : if {![info exists sopc_mode]} {set sopc_mode YES} MegaWizard Plug-In Manager フロー : if {![info exists sopc_mode]} {set sopc_mode NO} c. 希望したプリフィックスを pin_prefix 変数に入力します 例えば プリフィックス my_mem を追加するには 以下の手順を実行します if {![info exists set_prefix}{set pin_prefix my_mem_ } プリフィックスを設定した後 以下に示されているようにピン名が拡張されます SOPC Builder システム フロー : my_mem_cs_n_from_the_<your instance name> MegaWizard Plug-In Manager フロー : my_mem_cs_n[0] Altera Corporation

53 4 3 1 トップレベル デザインはシングル ビット メモリ インタフェース信号 ( 例えば mem_dqs[0] ではなく mem_dqs) に対してシングル ビット バス表記を使用しない場合 Tcl スクリプトでの set single_bit {[0]} を set single_bit {} に変更する必要があります または あるいは デザインと一致しないピン名を変更するには 以下の方法によりピン名にプリフィックスを付加できます a. Assignments メニューで Pin Planner をクリックします b. Edit メニューの Create/Import Megafunction をクリックします c. Import an existing custom megafunction を選択し <variation name>.ppf にアクセスします d. 使用したいプリフィックスを Instance name に入力します 例えば mem_addr を core1_mem_addr に変更します 3. トップレベル デザインに トップレベル エンティティを設定します a. File メニューの Open をクリックします b. MegaWizard Plug-In Manager を使用する場合 SOPC Builder システム トップレベル デザインまたは <variation name>_example_top に移動して Open をクリックします c. Project メニューの Set as top-level entity をクリックします 4. DQ および DQS ピン位置を割り当てます a. デザインのピンにピン位置を割り当てる必要があるため Quartus II ソフトウェアはフィッティングおよびタイミング解析を正しく実行できます b. Pin Planner または Assignment Editor のいずれかを使用して クロック ソース ピンを手動で割り当てます さらに 各 DQS ピンを必要なピンに割り当て 使用する必要がある DQS ピン グループを選択します 次に Quartus II Fitter は 対応する DQ 信号を各グループ内の適切な DQ ピンに自動的に配置します 1 デザインをコンパイルするとき [no-fit] エラーを回避するために mem_clk ピンを mem_dq および mem_dqs ピンと同じエッジに配置するように確認し かつデザインにピンを割り当てる際 クロック ソースおよびリセット入力などの非メモリ インタフェースに適切な I/O 規格を設定します 例えば DDR SDRAM と DDR2 SDRAM の場合 それぞれ 2.5 V および 1.8 V を選択します また Quartus II ソフトウェアでピンを配置したいデバイスのバンクまたはサイドを選択します 5. Stratix III または Stratix IV デザイン用に 高度な I/O タイミングを使用する場合 Device & Pin Options ダイアログ ボックス内でボード トレース モデルを指定します あるいは 他のデバイスを使用し 高度な I/O タイミングを使用しない場合 すべてのメモリ インタフェース ピンに出力ピンの負荷を設定します 6. 必要な I/O ドライブ強度 ( シミュレーションから得られたもの ) を選択して 各信号または ODT 設定が正しくドライブされ オーバシュートやアンダシュートが生じないようにします Altera Corporation