卒 業 研 究 報 告

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1 特別研究報告書 題目 PLL のための要素回路の設計および評価 Designing and evaluation of the component circuits for the PLL 指導教員 橘昌良教授 報告者 学籍番号 : 氏名 : 北地祐子 平成 21 年 2 月 19 日 高知工科大学大学院工学研究科基盤工学専攻 電子 光システム工学コース

2 目次 第 1 章序論 はじめに 目的 1 第 2 章 PLL 回路の構成と特性 PLL 回路の構成 各ブロックの伝達特性および構成 VCO の構成と利得 VCO の種類 Current-Starved VCO Source-Coupled VCO 位相比較器 位相比較器の種類 XOR 型位相比較器 位相周波数比較器 15 (ⅰ) Tri-state 回路 18 (ⅱ) チャージポンプ 分周器 ローパスフィルタ 24 第 3 章 各要素回路のレイアウト設計およびシミュレーション解析 VCO Current-Starved VCO Source-Coupled VCO 位相比較器 XOR 型位相比較器 位相周波数比較器 34 (ⅰ) PFD の出力に Tri-state 回路を接続した場合 37 (ⅱ) PFD の出力にチャージポンプを接続した場合 38 i

3 3.3 分周器 39 第 4 章各要素回路をもちいて構成した PLL のシミュレーション結果 XOR+Current-Starved VCO+LPF+ 分周器 RF=213kΩ CF=10pF(RFCF=2.13μs) のLPFの場合 RF=500kΩ CF=10pF(RFCF=5μs) のLPFの場合 XOR+Source-Coupled VCO+LPF+ 分周器 RF=213kΩ CF=10pF(RFCF=2.13μs) のLPFの場合 RF=500kΩ CF=10pF(RFCF=5μs) のLPFの場合 PFD+Tri-state+Current-Starved VCO +LPF+ 分周器 RF=539kΩ CF=10pF(RFCF=5.39μs) のLPFの場合 RF1=800kΩ CF1=10pF RF2=200kΩのLPFの場合 PFD+Tri-state+Source-Coupled VCO+LPF+ 分周器 PFD+ チャージポンプ +Current-Starved VCO+ LPF + 分周器 PFD+ チャージポンプ +Source-Coupled VCO +LPF + 分周器 55 第 5 章試作チップの実測結果 測定系 Current-Starved VCO Source-Coupled VCO 分周器 PLL(XOR+Current-Starved VCO+LPF+ 分周器 ) PLL(XOR+Source-Coupled VCO+LPF+ 分周器 ) PLL(PFD+Tri-state+Current-Starved VCO+LPF+ 分周器 ) PLL(PFD+ チャージポンプ +Current-Starved VCO+LPF+ 分周器 ) 62 第 6 章 PLL の改善 チャージポンプの改良 PLL の安定性とロック時間 時定数可変フィルタ VCO の利得 PLL の入力信号が NRZ の場合 エッジ検出器 75 ii

4 6.3.2 Hogge 位相比較器 Voltage Controlled Delay Line 発振器 79 第 7 章まとめ 83 謝辞 85 参考文献 86 iii

5 第 1 章序論 1.1 はじめに 近年 エレクトロニクス技術は日々進化している 私たちの身の回りにある電子機器のほとんどは 大規模集積回路 (Large Scale Integration:LSI) によってその役割を果たしており LSI は現在の生活に必要不可欠な存在となっている この進化は ディジタル技術の進歩をおいて語れないのであるが ディジタルシステムにおいて必須となるクロックには PLL がよく使われている PLL は 周波数安定度の高い信号を生成できるため 水晶発振子や発振器におきかわり広く普及している また PLL は アナログ ディジタルの両要素を含んでいるため ハードウェア設計エンジニアを目指すうえで非常に重要な技術であると 私は考えている そのため 私はこの PLL 回路の設計を通じて CMOS トランジスタを用いたディジタル アナログ混載回路の設計技術を習得することを目標に 本研究にあたった 1.2 目的 今回設計する PLL 回路は光無線 LAN 通信システムに使用する 100MHz のクロックを生成することを目的とする PLL 回路の入力には安定な 1MHz のクロックを入力し これを 100 倍に逓倍し 100MHz のクロックを得る この PLL を実現するために PLL を構成する要素回路を数種類設計し それらを組み合わせて数パターンの PLL を設計することで それぞれの PLL を比較する また 設計した PLL は VDEC( 東京大学大規模集積システム設計教育研究センター ) を利用し Rohm0.18μmCMOS プロセスでマニュアル レイアウトし チップ化の後 測定 評価した なお 本研究は東京大学大規模集積システム設計教育研究センターを通し ローム株式会社 ケイデンス株式会社 メンターグラフィックスコーポレーション シノプシス株式会社の協力で行われたものである 1

6 第 2 章 PLL 回路の構成と特性 PLL(Phase Locked Loop) 回路は 入力された信号に同期した新たな信号を生 成する回路で クロック生成 FM 信号の復調などのために多く利用されている 本章では PLL 回路の構成と動作 また PLL 回路の伝達特性について述べる 2.1 PLL 回路の構成 はじめに PLL 回路のブロック図を図 2.1 に示す 図 2.1 PLL 回路のブロック図 図 2.1 に示すように PLL 回路は (1) 位相比較器 (Phase Detector : PD) (2) ローパスフィルタ (Low Pass Filter : LPF) (3) 電圧制御発振器 (Voltage Controlled Oscillator : VCO) の 3 つのブロックから構成される PDは入力信号 f in と フィードバックされた信号 f dclock の位相差を検出し その位相差によってV PD を出力する VCOは入力電圧 V invco によって出力発振周波数 f clock を変える電圧制御発振器である VCOへの入力信号 V invco は直流信号でなければならないため PDの出力を平均化するため ローパスフィルタが必要となる また 図 2.1 のように分周器を挿入し VCOの出力 f clock を 1/Nして位相比較器に入力させると 入力周波数 f in のN 倍の出力周波数が得られる これらの各ブロックの内部構成は次節以降詳しく説明する また PLL 回路の出力周波数がある周波数の値に収束し定常状態になったとき PLL 回路はロ 2

7 ックした状態にあるという なお 本研究では PLL の入力信号 f in を 1MHz 分周器の分周数を 100 とし 100MHz の出力信号を得る 2.2 各ブロックの伝達特性および構成 分周器を含む PLL 回路の各ブロックの一般的な利得および位相 周波数特性 を示す PLL 回路は図 2.2 に示すように四つのブロックから構成されている 図 2.2 PLL 回路の伝達特性位相比較器はPLLへの入力信号の位相 φ in と出力信号を分周した信号の位相 φ dclock の位相差を検出して電圧 V PD を出力する したがって位相比較器の利得を K PD とすると 位相比較器の出力電圧 V PD は 次のように表せる V = K ( φ φ ) = K Δ φ (2.1) PD PD in dclock PD ここでK PD の単位はV/radである また φ in -φ dclock =Δφとする VCOの入力はリプルの少ない直流信号でなければならないので 位相比較器とVCOの間にはローパスフィルタが必要となる ローパスフィルタの伝達特性をK F とすると ローパスフィルタの出力電圧 つまりVCOの入力電圧 V invco は 次のように表せる V = K V (2.2) invco F PD VCOは入力された直流電圧によって発振周波数を決定する したがって VCOの出力周波数 f clock は VCOの入力電圧 V invco の関数なので f = K V (2.3) clock VCO invco と表せる このとき K VCO の単位は rad/s/v である 3

8 このVCOの出力をフィードバックさせて位相比較器の入力とする しかし位相比較器は周波数ではなく位相を比較する 位相を時間で微分したものが周波数であるので 出力信号の位相をφ clock 角周波数をω clock とすると 次の式が得られる dφclock () t = ωclock = 2 π fclock = KVCO VinVCO ( t) +ω (2.4) 0 dt ここで ω 0 は定数である 式 (2.4) をラプラス変換して次式が得られる φ clock KVCO VinVCO () () s s = (2.5) s この信号は分周器で 1/N されるので φ N clock φ dclock = (2.6) となる [1][2] ここで本研究では N=100 とする 各ブロックの構成および伝達特性について 以下のセクションで詳しく述べる 2.3 VCO の構成と利得 VCO(Voltage Controlled Oscillator) は 入力した直流電圧によって発振周波数を制御できる可変周波数発振器である VCOの入力電圧をV invco 発振周波数をf clock とした場合のVCOの利得を図 2.3 に示す 一般的に VCOの利得は図 2.3 に示すような傾きを持った曲線になる 図 2.3 VCO の利得 4

9 VCOの設計において非常に重要なことは VCOの入力電圧 V invco がおよそ VDD/2 のとき VCOの出力周波数 f clock がPLLの目標出力発振周波数と同じになるように設計することである ゆえに本研究では V invco =VDD/2(VDD=1.8V とする ) のとき f clock =100MHzとなるように設計する 図 2.3 において 特に V invco =VDD/2 のとき f clock =f center とする また V invco =V min のときf clock = f min (f min は最小発振周波数 ) V invco =V max のときf clock =f max (f max は最大発振周波数 ) とすると VCOの利得 K VCO は次式のように表せる [2] fmax fmin KVCO = 2 π [ rad/ s/ V ] (2.7) V V max min VCO の種類 VCO は 入力の直流信号によって発振周波数を制御する発振器である VCO には 素子の遅延時間を利用して発振させるもの コンデンサの充放電を利用して発振させるものなど 様々な種類がある 本研究では リング発振器とよく似た構造を持つ Current-Starved VCO と キャパシタの充放電を利用した Source-Coupled VCO の二種類の VCO を設計した 以下のセクションで Current-Starved VCO Source-Coupled VCO それぞれについて詳しく説明する Current-Starved VCO Current-Starved VCO は リング発振器とよく似た構造をもつ リング発振器の論理回路図を図 2.4 に トランジスタレベルでの回路図を図 2.5 に示す 図 2.4 リング発振器の論理回路図 5

10 図 2.5 リング発振器のトランジスタ回路図 リング発振器はインバータを直列に奇数段つないだもので 信号が一定時間毎に反転し 発振回路として機能する ここで 入力信号 V a の論理を High とし インバータに入力電圧が印加されてからインバータの出力電圧が変化するまでの遅延時間 ( インバータ 1 段分の遅延時間 ) をt pd とする このとき V a はインバータ 1 の入力信号となっているので インバータ 1 の出力信号 V b は入力信号が High となってからt pd だけ遅れて Low となる V b はインバータ 2 の入力信号なので インバータ 2 の出力信号 V c はV b の変化からt pd だけ遅れて High となる リング発振器はこの High Low High Low の変化を繰り返す リング発振器は奇数段なので 最終段であるインバータN の出力信号 V z は Low となる このV z はリング発振器の入力に帰還するので インバータ 1 の入力信号 V a はV z の変化からt pd だけ遅れて High から Low へ反転し それに伴ってインバータ 1 の出力信号 V b はV a の変化からt pd だけ遅れて Low から High へ反転する このように 連続したノードの電圧は一定時間ごとに反転し 発振する Current-Starved VCOの構造は リング発振器とよく似ている 図 2.6 にCurrent-Starved VCOのトランジスタ回路図を示す 図 2.6 のトランジスタM2 とM3 はインバータとして動作する 楕円で囲んだ部分はインバータが連続して奇数段つながっているので リング発振器と同様の動作をする ただし トランジスタM2 とM3 で構成されているインバータには電流源としての役割を持つトランジスタM1 とM4 が接続されており これら M1 とM4 はインバータに流れる電流を制限している VCOの入力電圧 V invcoc がこれらの電流源を制御している また V invcoc によってトランジスタM5 とM6 のドレイン電流は同じに設定されるが このM5 とM6 に流れる電流は インバ 6

11 ータとそれを挟む二つの電流源を一段とすると それぞれの段に流れる電流のカレントミラーとなっている Current-Starved VCOの出力にはインバータを接続してバッファリングする 図 2.6 Current-Starved VCO のトランジスタ回路図 ここで Current-Starved VCO の一段分の回路図を図 2.7 に示す 図 2.7 Current-Starved VCO 一段分 M2 とM3 のドレイン容量の総量をC d 次段のインバータの入力容量をC g とすると C d とC g の総和 C tot は次式のように表される ( ここでは配線容量は考慮していない ) Ctot = Cd + Cg (2.8) 7

12 この C tot を 0V から VDD まで充電するのにかかる時間を求める C tot に蓄積され る総電荷をQ tot 容量に加わる電圧をV tot とすると次式が成り立つ Q = C V (2.9) tot tot tot 式 (2.9) の両辺を t で微分すると dq dt tot dv dt tot = Ctot (2.10) となる 電荷を t で微分すると電流になるので 電流 I D4 で C tot を 0V から V sp まで 充電するまでに時間 t 1 かかるとすると 次式が成り立つ Vsp ID4 = Ctot (2.11) t 1 これを変形して 次式が得られる Vsp t1 = Ctot (2.12) I D4 同様に 電流 I D1 で C tot を VDD から V sp まで放電させるのに必要な時間 t 2 は次式で 表せる t VDD V sp 2 = Ctot (2.13) ID 1 ここで I D1 =I D4 =I D とすると t 1 とt 2 の和は 次式のようになる VDD t1+ t2 = Ctot (2.14) I D 以上より Current-Starved VCOの発振周波数 f clockc は 段数をNとすると 1 ID fclockc = = (2.15) Nt ( + t) N C VDD 1 2 tot と表せる VCO の入力電圧がトランジスタ M5 の閾値電圧 V THN より低い場合 Current-Starved VCO は発振しない しがたって Current-Starved VCO の最 小発振周波数 f min は f min = 0 (2.16) と定義できる また 最大発振周波数となるのは次式が成り立つときである [2] V = VDD (2.17) max 8

13 2.3.3 Source-Coupled VCO 図 2.8 にSource-Coupled VCOのトランジスタ回路図を示す Source-Coupled VCOは Current-Starved VCOより消費電力が少ないという利点を持つ しかし図 2.8 に示す通りSource-Coupled VCOはキャパシタC s を必要とするため レイアウト面積が非常に大きくなる 図 2.8 Source-Coupled VCO のトランジスタ回路図図 2.8 において トランジスタM5 とM6 は電流 I D を引き込む定電流源として動作し トランジスタM1 とM2 は単なるスイッチとして動作する M1 がON のときはM2 がOFF M1 がOFFのときにはM2 はONとなり M1 とM2 は常に逆の状態にある また M3 およびM4 は常にONとなっている ここでM1 が OFF M2 がONの場合について考える このとき M1 のドレイン電圧 V DM1 は M3 がONなので次式のように定まる VDM1 = VDD VT HN (2.18) M2 のゲート電圧 V GM2 はV DM1 と等しいので M2 のソース電圧 V SM2 およびドレイン電圧 V DM2 は次式のように定まる V = V = VDD V = V (2.19) SM 2 DM 2 2 THN outvcos このV DM2 がSource-Coupled VCOの出力電圧 V outvcos となり この値は出力電圧の最小値となる またV outvcos はおよそV THN しかスイングしない ここでM5 と M6 を定電流源とみなしたとき トランジスタM1 がOFFでM2 がONの場合の Source-Coupled VCOの単純化した回路図を図 2.9 に示す 9

14 図 2.9 Source-Coupled VCO の単純化 (M1=OFF M2=ON) 式 (2.19) より V outvcos はVDD-2V THN であり これはM1 がONに M2 がOFF に切り替わるまで変わらない M1 がONからOFFに M2 がOFFからONに切り替わった瞬間は 図 2.9 におけるX 点の電位 V x は V = VDD V (2.20) x THN となっている このV x は 電流 I D がキャパシタC s を通ることによって 0V に向けて放電される そしてV x が次式の値まで下がったとき V outvcos はV x よりV THN だけ高くなるのでM1 はONに M2 はOFFに切り替わる V = VDD 3 V (2.21) x THN キャパシタC s にたまる電荷をQ s キャパシタC s の両端にかかる電圧をVs(t) とすると次式が成り立つ Q = C V () t (2.22) s s s 式 (2.25) の両辺を t で微分すると次式が得られる dq dt s dvs () t = ID = Cs (2.23) dt したがってV x が 2V THN だけ変わる時間 すなわちM1 とM2 のON/OFFが切り替わる時間を Δ t 1 とすると 次式が成り立つ 2 V Δ t THN 1 = Cs (2.24) I D M1 がONでM2 がOFFの場合において Y 点の電位を考える M1 がOFFから ONに M2 がONからOFFに切り替わった瞬間のY 点の電位 V y は V = VDD V HN (2.25) y T となっている このV y は電流 I D がキャパシタC s を通ることによって 0Vに向けて放電される この放電はV y が次式で表される電位になると止まり またこのと 10

15 き M1 は ON から OFF に M2 は OFF から ON に切り替わる V = VDD 3 V (2.26) HN y T V y が 2V THN だけ変化する時間を Δ t 2 とすると次式が成り立つ 2 V Δ t THN 2 = Cs (2.27) I D X 点の電位 V x Y 点の電位 V y および出力電圧 V outvcos の波形を図 2.10 に示す 図 2.10 N-ch 型 Source Coupled VCO の V x V y V outvcos の波形 以上より Source-Coupled VCOの発振周波数 f clocks は次式で表される [2][3][4] 1 I D fclocks = = (2.28) Δ t +Δt 4 C V 1 2 s THN なお Source-Coupled VCOの出力信号の振幅は約 V THN となるので 出力をフルレベルにするためバッファリングが必要となる 11

16 2.4 位相比較器 位相比較器は PLL 回路に入力された信号と VCO の出力または分周器によっ て分周された信号の位相差を比較し 式 (2.1) で示した電圧 V PD を出力する回路で ある この節では位相比較器の種類や構成 伝達特性を述べる 位相比較器の種類 位相比較器には XOR ゲートを用いたもの D フリップフロップを用いたもの RS フリップフロップを用いたものなどがある 本研究では XOR ゲートを用いた位相比較器および D フリップフロップを用いた位相周波数比較器を設計した 以下の節でこの二つの位相比較器について詳しく述べる XOR 型位相比較器 最も簡単な位相比較器は 単なる XOR ゲートからなる位相比較器である 図 2.11 に XOR 型位相比較器とその動作を示す また 図 2.12 に XOR ゲートの トランジスタ回路図を示す 図 2.11 XOR 型位相比較器とその動作 XOR 型位相比較器の出力パルスのデューティ比が 50% のとき PLL 回路はロックした状態にあるが 必ずしも入力信号と出力信号が同期しているとはいえない 例えば XOR 型位相比較器の入力 dataを常に 0 とした場合 XOR 型位相比較器の出力 V PDoutXOR はdclockと同じ波形となる PLLのフィードバック信号 dclockは 50% のデューティ比となるように分周器を設計しているので 12

17 V PDoutXOR のデューティ比も 50% となる このときXOR 型位相比較器の出力 V PDoutXOR が 図 2.13 に示すようなローパスフィルタに接続されている場合を考える ここでdclockの周期をT dclock とすると ローパスフィルタの時定数 RCが RC>>T dclock を満たすときdclockのデューティは 50% なので フィルタの出力 V outrc はVDD/2 となり PLLはロックしてしまうのである 図 2.12 XOR ゲートのトランジスタ回路図 図 2.13 XOR 型位相比較器およびローパスフィルタ 反対に XOR 型位相比較器の入力 data を常に 1 とした場合 XOR 型位相 比較器の出力 V PDoutXOR は dclock とまったく逆の波形 つまり dclock となる このとき data を常に 0 とした場合と同様に V PDoutXOR のデューティ比も 50% となり この場合でも PLL 回路はロックしてしまう [2] XOR 型位相比較器は単なる XOR 論理ゲートで またその出力はフィルタに よって平均化されるので 入力信号にのっているノイズは除去される したがって XOR 型位相比較器はノイズに強いということも特徴のひとつである しかし XOR 型位相比較器の出力はつねに振動しているので ローパスフィルタの出力も常に変動する これによって VCO の発振周波数が変化してしまうという欠点もある 13

18 図 2.11 に示したXOR 型位相比較器の伝達特性を以下に示す 入力 dataと dclockの立ち上がりエッジの時間差を Δ t r とし Δ φをdataとdclock( 分周器の分周数を 100 とする ) の位相差 T dclock をdclockの周期 T clock をclockの周期とすると次式が成り立つ Δtr Δtr Δ φ = φdata φdclock = 2π = 2π [ rad ] (2.29) T 100T dclock PLL がロックしているとき Δφ=π/2 なので Δ t r は次式で表される Tdclock T Δ tr = = 4 25 clock また発振周波数 f clock は次式で表される [2] fclock = = 100 fd clock = T T clock dclock clock (2.30) (2.31) 次に 図 2.14 について考える (a) 位相差 0 (b) 位相差 π (c) 位相差 π/2 図 2.14 XOR 型位相比較器の位相差 図 2.14(a) において 位相差は 0[rad] である したがって 式 (2.1) より XOR 型 位相比較器の出力電圧は 0V であるので VCO の入力電圧が下がり VCO の発 振周波数が下がることになる これによって位相差が増加し これに追従して位相比較器の平均出力電圧が上がる また図 2.14(b) では位相差はπなので XOR 型位相比較器の出力が図 2.13 に示すようなローパスフィルタで平均化されると その電圧はVDDとなる このとき 式 (2.1) よりXOR 型位相比較器の伝達関数をK PDXOR とすると VDD = KPDXOR Δ φ (2.32) と書けるので K PDXOR は次式のようになる 14

19 1 VDD KPDXOR = VDD = (2.33) Δφ π 同様に 図 2.14(c) では位相差はπ/2 なので ローパスフィルタで平均化された XOR 型位相比較器の出力は VDD/2 となり このとき PLL はロックした状態にある したがって式 (2.1) より K PDXOR VDD 1 VDD = = (2.34) 2 Δφ π が得られる 以上より XOR 型位相比較器の利得 K PDXOR はVDD/πとなる 位相比較器の出力電圧をローパスフィルタによって平均化した値と位相差の関係は図 2.15 に示す通りである また PLL に XOR 型位相比較器を用いると PLL が入力信号 data の高調波にロックしてしまう可能性があるので 設計には十分な注意が必要である [2] 図 2.15 XOR 型位相比較器の位相差と平均出力電圧の関係 位相周波数比較器 位相周波数比較器 (Phase Frequency Detector:PFD) は PLL 回路の入力 data と VCO の出力を分周した dclock の位相と周波数によって出力を決める回路である PFD の回路図を図 2.16 に示す 図 2.16 に示す通り PFD は D フリップフロップを使用しているため data と dclock の立ち上がりエッジのみで位相差を検出する data もしくは dclock にエラーパルスがのっている場合 PFD はこのエラーパルスの立ち上がりエッジに反応して動作するため PFD はノイズに弱いことが欠点である 15

20 図 2.16 PFD の回路図 PFD に使用した非同期リセット付き D フリップフロップの回路図を図 2.17 に示す 図 2.17 非同期リセット付き D フリップフロップ 図 2.17 において入力 reset が 0 のとき クロック CK_ Dc に関係なく出力 Q c は 強制的に 0 となる また入力 reset は D c 入力より優先される 先に述べたとおり PFD は data と dclock の立ち上がりエッジを比較する 図 2.18 に示す PFD の入出力波形について説明する まず図 2.18(a) の場合について 考える この場合 data の立ち上がりエッジは dclock の立ち上がりエッジより 先に PFD に入力される このとき PFD の出力 up は data の立ち上がりエッジが PFD に入力されてから dclock の立ち上がりエッジが PFD に入力されるまでの間 High に down は Low のままとなる 出力信号 up が High になると VCO の入力電圧 V invco が上がり その結果分周期によって分周された信号 dclock 16

21 の周波数 f dclock が高くるので dataとdclockの立ち上がりエッジは近づく 図 2.18(b) の場合 dataとdclockの立ち上がりエッジは同時にpfdに入力されており PLL 回路はロックした状態となっている 図 2.18(c) の場合 dclockの立ち上がりエッジの方がdataの立ち上がりエッジより先にpfdに入力される この場合 dclockの立ち上がりエッジが入力されてからdataの立ち上がりエッジが入力されるまでの間 出力信号 upは Low のままで downは High となる 出力 downが High になるとVCOの入力信号 V invco が下がるので 結果的に f dclock は低くなる (a) data のエッジが dclock のエッジよりはやい場合 (b) dclock と data の エッジが同時 図 2.18 PFD の入出力波形 (c) dclock のエッジが data のエッジよりはやい場合 PFD を使う長所は PLL が入力信号 data の高調波にロックしないことである PFD の出力は up と down の 2 つであるが ローパスフィルタに入力させるためにこれらの出力を 1 つにする必要がある そのために (ⅰ)Tri-state 回路もしくは (ⅱ) チャージポンプを接続する 以下のセクションでこれらの回路について説明する (ⅰ) Tri-state 回路図 2.19 にTri-state 回路図を示す 入力 upとdownが両方とも Low のとき トランジスタM1 とM2 は両方ともOFFなのでTri-stateの出力ノードに電流は流れない ここでdownのみ High になると M1 はOFFからONに切り替わり出力電圧 V PDtri は 0Vとなる 一方 upのみが High となると M2 はOFFから 17

22 ON に切り替わり V PDtri は VDD になる また up のみが High のとき VDD に ノイズがあれば 直接 V PDtri に伝わってしまう これによって VCO の入力電圧 V invco が変動し 結果 VCO の出力周波数も変動する (ⅱ) チャージポンプ図 2.19 にチャージポンプの回路図を示す チャージポンプはTri-state 回路を構成する両トランジスタのソース側に定電流源を挿入した構成になっており ループフィルタに流れる電流を制御できるという利点をもつ また 入力 upのみが High のとき ローパスフィルタには定電流源が接続されるので Tri-state 回路とは違い電源変動の影響を受けにくい なお定電流源は制御電圧 V cont によって制御されるものとする M 2 M 1 M 2 M 1 図 2.19 Tristate 回路図 図 2.20 チャージポンプ回路図 これらTri-state 回路とチャージポンプをPFDに接続した場合において PFD の2つの入力信号の位相差 Δφと Tri-state 回路およびチャージポンプの出力の関係を考える Δφ=0 のとき つまりPLLがロックしているとき PFDと Tri-state 回路もしくはチャージポンプを接続したものの出力をローパスフィルタで平均するとVDD/2 が得られる 次に位相差が-2πある場合を考える 入力信号 dclockの立ち上がりエッジがpfdに入力されてからdataの立ち上がりエッジがpfdに入力されるまでの間 PFDは出力信号 downを High にする down が High となっている間 Tri-State 回路の出力電圧はGNDに チャージポンプの出力は-I pump となっている このとき Tri-state 回路またはチャージポンプの出力をローパスフィルタで平均化した値はそれぞれ 0V -I pump となる またΔφ=2πのとき PFDはdataのエッジが入力されてからdclockのエッジが入力されるまでの間 upを High にする upが High となっている間 Tri-state 18

23 回路の出力電圧はVDD チャージポンプの出力電流はI pump となる このとき Tri-state 回路またはChargepumpの出力を平均化した値は それぞれVDD I pump となる PFD の位相差と PFD に接続した Tri-state 回路またはチャージポンプの出力の関係を図 2.21 に示す [2] 図 2.21 PFD の位相差 PFD に接続した Tri-state 回路および チャージポンプの出力の関係 PFDの特性を説明する PFDの入力 dataとdclockの立ち上がりエッジの時間差を Δ t c とし dclockの周期をt dclock とすると dataとdclockの位相差 Δ φは式 (2.35) で表される Δtc Δ φ = 2π [ rad ] (2.35) T dclock PLL 回路がロックした状態にあるとき 位相差 Δ φは 0radである Tri-state 回路を使った場合のPFDの出力電圧 V PDtri は PFDの利得をK PDtri [V/rad] として次のように表せる VDD 0 VDD VPDtri = KPDtri Δ φ = Δ φ = Δφ (2.36) 2 π ( 2 π) 4π チャージポンプを用いた場合のPFDの出力電流 I PDc は利得をK PDc [A/rad] とすると Ipump ( Ipump ) Ipump IPDc = KPDc Δ φ = Δ φ = Δφ (2.37) 2 π ( 2 π) 2π と表せる [2][4][5] 19

24 2.5 分周器 分周器は VCOの出力を位相比較器に入力させる前に 周波数および位相を 1/Nに分周する役割をもつ 本研究ではPLLに入力させる信号の周波数 f in を 1MHz VCOの出力周波数 f clock を 100MHzとするので 分周数はN=100 とした VCOの出力周波数をf clock 分周器の出力周波数をf dclock とすると 分周器の動作波形は図 2.22 のようになる 図 2.22 分周器の動作波形 分周器は 100 進のカウンタを用いて設計した 以下に 100 進カウンタの動作 仕様を説明する 100 進カウンタは図 2.23 のように 10 進カウンタを 2 つ用い て設計した 図 進カウンタ まず 100 進カウンタ内部で使われている 10 進カウンタの仕様を説明する 10 進カウンタは クロック CK の立ち上がりで状態が変化する状態遷移マシンとし 状態 0 から状態 9 までカウントする また状態が 0 になったとき 桁 20

25 上げ信号 C 0 を 1 とする ここで入力 reset_100 は常に High にしておく また カウンタの値が状態 10 から状態 15 になってしまった場合 次のクロックで状態 9 になるように設計した 10 進カウンタの状態遷移図を図 2.24 に 10 進カウンタの状態割り当て表を表 2.1 に示す 表 2.1 状態割り当て表 状態 符号化 図 進カウンタの状態遷移図 図 2.24 および表 2.1 より D フリップフロップを用いて設計する場合 10 進カ ウンタの状態遷移表は表 2.2 のようになる 表 2.2 より D フリップフロップに 入力される信号 D 4 D 3 D 2 D 1 と桁上げ信号 C 0 はそれぞれ 式 (2.38) 式 (2.39) 式 (2.40) 式 (2.41) 式 (2.42) のようになる D4 = Q2 Q4Q1 Q3Q1 (2.38) D = Q Q Q Q QQ2 (2.39) D2 = Q4 Q3 Q2Q1 (2.40) D1 = Q4Q3Q2 Q4Q2Q1 Q4QQ 3 2 (2.41) C0 = Q4Q3+ Q2Q1 (2.42) 21

26 表 進カウンタの状態遷移表 現在の状態次の状態 Dff への入力桁上げ Q4 Q3 Q2 Q1 Q4' Q3' Q2' Q1' D4 D3 D2 D1 C 図 進カウンタの回路図 22

27 式 (2.38)~(2.41) の信号を作りだす回路をそれぞれ entity4~1 とすると 10 進カウンタの回路図は図 2.25 のようになる 以上の回路を利用して作った 100 進カウンタを用い 分周器を設計する また分周器の出力はデューティが 50% となるように設計した 図 2.26 に分周器の回路図を示す 図 2.26 分周器の回路図 図 2.26 において 100 進カウンタの出力 C 10 は 10 の位が 0 のとき High となり C 1 は 1 の位が 0 のとき High となる したがって後段の D フリッ プフロップの CK_ Dc に入力されるノード n1 は 100 進カウンタの値が 00 のと き High となる また 10 の位が 5 のときノード n2 が High となるの で 100 進カウンタの値が 50 のとき後段の reset 入力につながっているノード n3 は Low となる 後段の D フリップフロップの動作波形を図 2.27 に示す 図 2.27 図 2.26 における後段の D フリップフロップの動作波形 この分周器によって VCO の出力 f clock を 1/100 に分周し位相比較器の入力 f dclock とする これにより VCO の出力周波数は 1MHz に分周される [6] 23

28 2.6 ローパスフィルタ PLLへの入力信号 f in と VCOの発振周波数を分周した信号 f dclock の位相差に応じて 位相比較器は出力を決定する 位相比較器の出力によってVCOの入力電圧を変え PLLはロックする ただしVCOの入力信号はリプルの少ない直流信号でなければならないので 位相比較器とVCOの間にローパスフィルタが必要となる ローパスフィルタは PLLのロック時間を決定するうえで またPLL が安定に動作するうえで 非常に重要な役割をもつ PLLのロック時間を短くするためにはフィルタの遮断周波数を高くすればよいが 遮断周波数をあまり高くしすぎるとリプルを除去できずPLLの出力スペクトラムにスプリアスが多くなってしまうため 遮断周波数はある程度低くしなければならない また遮断周波数が低すぎると ロックにかかる時間が長くなるので フィルタの特性はロック時間とPLLの許容ジッタ範囲を考慮して決定する必要がある 本研究では ここまで説明したいくつかの要素回路を組み合わせて数種類の PLL を設計するが その構成によって使用するフィルタが異なるため ローパスフィルタについての詳しい説明は第 3 章以降で述べる 24

29 第 3 章各要素回路のレイアウト設計およびシミュ レーション解析 本章では 第 2 章で説明した VCO 位相比較器 分周器 およびローパスフィルタのレイアウト設計およびシミュレーション解析について述べる 本研究では VDEC(VLSI Design and Education Center: 東京大学大規模集積システム設計教育研究センター ) を利用し マニュアルでレイアウト設計した 設計ツールには Cadence 社の Virtuoso Layout Editor を使用し Rohm0.18μ m CMOS プロセスのデザインルールに則った デザインルールチェック (DRC) には Mentor Graphics 社の Calibre-DRC を利用した またレイアウトパターンから抽出したデータを基にシミュレーションしたが 回路抽出には Synopsys 社の Hercules および StarXtract を使用し シミュレーションには Synopsys 社の HSPICE を使用した シミュレーションで使用した SPICE モデルは BSIM3 v3.2 LEVEL53 で 特に断りがない限り Fast モデルを使用している またシミュレーションで得られた波形は Synopsys 社の cosmos scope を使用して確認した なおこの設計において VDD は 1.8V とした 3.1 VCO この節では Current-Starved VCO および Source-Coupled VCO のレイアウト設計および HSPICE によるシミュレーション解析について説明する 本研究では VCO に VDD/2 を入力したとき VCO の出力周波数が 100MHz となるよう設計した Current-Starved VCO Current-Starved VCOのレイアウト設計およびシミュレーションについて説明する 第 2 章で述べたように Current-Starved VCOの回路図は図 2.6 のようになる 式 (2.15) からVCOの発振周波数 f clockc が得られるが 遅延段の入力容量と出力容量を合わせたC tot および遅延段に流れる電流 I D の正確な値を知るた 25

30 めのデータがなかったため C tot をfF/μA 2 オーダー I D をμAオーダー程度と目算を立て設計した まず試作として Current-Starved VCOを構成するNMOSトランジスタのゲート幅 W N を 10μm ゲート長 L N を 1μm PMOSトランジスタのゲート幅 W P を 40μm ゲート長 L P を 1μm 段数 Nを 21 段としてレイアウト設計をした このレイアウトパターンから抽出したデータを基に Current-Starved VCOの入力電圧 V invcoc を 0.9V(=VDD/2) としてシミュレーションした結果 出力発振周波数は約 13MHzとなった この発振周波数は目標の 100MHzを全く満たさない 発振周波数を上げるための方法として Current-Starved VCOの遅延段を構成する1トランジスタのゲート長を小さくする もしくは2ゲート幅を大きくすることで遅延段に流れる電流 I D を大きくする方法 あるいはリング全体の遅延時間を小さくするために3 段数 Nを小さくするという方法が挙げられる 2の方法では 遅延段のドレイン容量が大きくなるので遅延時間が大きくなってしまい I D を大きくする意味がなくなってしまう このため1および3の方法で V invcoc =0.9Vのとき 100MHzで発振するようにCurrent-Starved VCOのトランジスタサイズおよび段数を調整した 段数 N ゲート長 L N L P ゲート幅 W P W N の変化と発振周波数のf clockc ( シミュレーション値 ) の変化の関係を表 3.1 に示す 表 3.1 Current-Starved VCOのL N W N L P W P N f clockc の対応関係 (V invcoc =0.9Vとする ) L N [μm] W N [μm] L P [μm] W P [μm] N f clockc [MHz] ( シミュレーション値 ) 表 3.1 に示すように V invcoc =0.9Vとしたとき 段数 N=13 ゲート長 L N =0.4μ m L P =0.4μm ゲート幅 W N =10μm W P =40μmとし 出力をバッファリングすると シミュレーションより発振周波数は 101MHzとなり 目標である 100MHzに非常に近い値となった この回路のレイアウト図を図 3.1 に 図 3.1 に示したCurrent-Starved VCOの入力電圧 V invcoc 対出力発振周波数 f clockc のシミ 26

31 ュレーション結果を図 3.2 に示す 図 3.1 バッファ付き Current-Starved VCO(N=13 L N = L P =0.4μm 180 W P =40μm W N =10μm) のレイアウト図 MHz f clockc [MHz] MHz Vinvco[V] 図 3.2 図 3.1 の Current-Starved VCO 入出力特性のシミュレーション結果 27

32 図 3.2 より V invcoc =0.6V のときf clockc =18.62MHz V invcoc =1.0V のとき f clockc =124.66MHzとなっていることが分かる これを用いて 式 (2.7) より Current-Starved VCOの利得 K VCOc は 次のようにあらわせる / / 9 K = π = [ r ad V s ] VCOc また Current-Starved VCO に一定電圧を入力しても 出力発振周波数が約 1MHz ほどぶれていることが確認できた これは Current-Starved VCO のジッタであり 図 3.2 に示したプロットは発振周波数の平均値である Source-Coupled VCO Source-Coupled VCOのレイアウト設計およびシミュレーションについて説明する 第 2 章で述べた通り Source-Coupled VCOの回路図は図 2.8 のようになる Source-Coupled VCOの発振周波数 f clocks は式 (2.28) によって得られるが Current-Starved VCOと同様 容量 C s を充電または放電する電流 I D の正確な値を知るためのデータがなかったため I D をμAオーダーと仮定し シミュレーションで目標の発振周波数である 100MHzが得られるようトランジスタサイズと容量 C s の値を調整してレイアウト設計した まず試作として 図 2.8 のトランジスタM1 M2 M5 M6 のゲート長 L 1_6 を 0.18μm トランジスタM3 M4 のゲート長 L 3_4 を 0.5μm トランジスタM1 ~M6 のゲート幅 Wを 3μm 容量 C s を 10pFとしてレイアウト設計した このレイアウトパターンから抽出したデータを基に Source-Coupled VCOの入力電圧 V invcos を 0.9V(=VDD/2) としてシミュレーションした結果 出力発振周波数は約 47MHzとなった この発振周波数は目標の 100MHzを全く満たしていない Source-Coupled VCOの発振周波数を上げるためには 式 (2.28) よりI D を大きくすればよいので トランジスタのゲート幅 Wを大きくして発振周波数 f clocks を 100MHzに近づけた L 1_6 =0.18μm L 3_4 =0.5μm W=8.2μm C s =10pFとしたとき 出力をフルレベルにするためにインバータでバッファリングすると シミュレーションより発振周波数 f clocks は約 104MHzとなった この回路のレイアウト図を図 3.3 に示す 図 3.3 に示したSource-Coupled VCOの入力電圧 V invcos 対出力発振周波数 f clocks のシミュレーション結果を図 3.4 に示す VCOを設計するうえで注意すべきことは 入力電圧が上がるにつれ発振周波数も上がるように設計するということであるが 図 3.4 のグラフから分かるように このSource-Coupled VCOは V invco >0.9Vの範囲で発振周波数 f clocks が下がっている 28

33 図 3.3 インバータバッファ付き Source-Coupled VCO(L 1_6 =0.18μm L 3_4 =0.5μm W=8.2μm C s =10pF) のレイアウト図 f clocks [MHz] Vinvco[V] 図 3.4 インバータバッファ付き Source-Coupled VCO(L 1_6 =0.18μm L 3_4 =0.5 μm W=8.2μm C s =10pF) の入出力特性のシミュレーション結果 29

34 この原因を説明する 図 3.5 において トランジスタ M5 と M6 は電流 I D を引 き込む定電流源として M1 と M2 は単なるスイッチと考えられる 図 3.5 Source-Coupled VCO に流れる電流 図 3.5 において M1 がOFFでM2 がONのとき トランジスタM2 に流れる電流をI M2 とすると I = I + I M 2 D D' と書ける I M2 は限られた量の電流しか供給できないので 入力電圧 V invcos が上昇しI D がある値より増加すると キャパシタC s に流れる電流 I D が減少する I D が減少すると キャパシタC s を充放電する時間が長くなり 発振周波数が下がってしまう ゆえにこのSource-Coupled VCOはV invcos が 0.9V 付近より大きくなったとき発振周波数が下がってしまうのである したがってI M2 は トランジスタM5 M6 に流れる電流よりも十分に大きな値にする必要がある トランジスタM1 M2 M5 M6 のゲート長 L 1_6 を 0.18μm トランジスタM3 M4 のゲート長 L 3_4 を 0.5μm トランジスタM5 M6 のゲート幅 W 5_6 を 8.2μm トランジスタM1 M2 M3 M4 のトランジスタ幅 W 1_4 をW 5_6 の 3 倍である 24.6μ m C s =10pFとし 出力 V outvcos V outvcos に図 3.6 に示すディファレンシャルバ ッファを接続して再度シミュレーションした このときのSource-Coupled VCO の入力電圧対出力発振周波数の関係を 図 3.7 に示す 30

35 図 3.6 ディファレンシャル バッファ回路 f clocks [MHz] Vinvco[V] 図 3.7 ディファレンシャル バッファ付き Source-Coupled VCO(L 1_6 =0.18μm L 3_4 =0.5μm W 5_6 =8.2μm W 1_4 =24.6μm C s =10pF) の入出力特性のシ ミュレーション結果 ここで 図 3.6 に示すディファレンシャルバッファについて説明する V outvcos < VoutVCOs のとき トランジスタ M3 に流れる電流 I M3 は M4 に流れる電流 I M4 より も大きくなるが M1 に流れる電流 I M1 と M2 に流れる電流 I M2 はミラー効果によ り等しくなるので I M3 >I M1 となる I M3 と I M1 の差 (I M3 -I M1 ) が I M3 =I M1 とな 31

36 るまでノード V 0 を GND へ向けディスチャージするので 出力 V out_buf は VDD に向 けて上がる またV outvcos > V outvcos のとき トランジスタ M4 に流れる電流 I M4 は 電流 I M3 より大きくなるが I M1 とI M2 はミラー効果により等しくなるので I M3 < I M1 となる このため I M1 とI M3 の差 (I M1 -I M3 ) は I M1 =I M3 となるまでノードV 0 をVDDに向けチャージする したがって 出力 V out_buf はGNDへ向けて下がる これまでに示したSource-Coupled VCOの出力にインバータを接続してフルレベルの振幅にもどす方法より 図 3.6 に示したディファレンシャルバッファを Source-Copled VCOの出力に接続しフルレベルの振幅を得る方法の方が より正確な周波数を得られる 図 3.7 に示した入出力特性は 滑らかな右上がりの曲線になっている しかし V invcos =0.9Vのとき f clocks = 約 208MHzとなっている これを図 3.8 に示すようなTフリップフロップを用いて 1/2 に分周し 目標周波数の 100MHzに近い周波数を得る 図 3.8 T フリップフロップ回路図 1/2 に分周したVCOの入出力特性を図 3.9 に示す 図 3.9 より V invcos =0.6V のときf clocks =57.27MHz V invcos =1.0Vのときf clocks =125.35MHzとなっていることが分かる これを用いて式 (2.7) より 図 3.9 に示した特性をもつ Source-Coupled VCOの利得 K VCOs は 次のように表せる / / [ ] KVCOs = π = rad V s また このシミュレーションでは 入力電圧を一定にしても出力発振周波数が 5MHz ほどぶれることが確認できた これは Source-Coupled VCO がもつジッタであるが これほどジッタが大きくなったのは ディファレンシャルバッファを用いてフルレベルに戻した信号を T フリップフロップで 1/2 に分周したためだと考えられる 図 3.9 に示したプロットは 発振周波数の平均値である 32

37 MHz f clocks [MHz] MHz Vinvco[V] 図 3.9 ディファレンシャル バッファ付きSource-Coupled VCO(L 1_6 =0.18μm L 3_4 =0.5μm W 5_6 =8.2μm W 1_4 =24.6μm C s =10pF) を 1/2 に分周したときの入出力特性 3.2 位相比較器 この節では XOR 型位相比較器および位相周波数比較器のレイアウト設計お よび HSPICE によるシミュレーション解析について説明する XOR 型位相比較器 第 2 章で述べたとおり XOR 型位相比較器は単なるXORゲートである XOR ゲートの回路図を示す図 2.12 において NMOSトランジスタのゲート幅 W N を 2 μm PMOSトランジスタのゲート幅 W P を 8μm 全てのトランジスタのゲート長 Lを 0.18μmとし レイアウト設計した このときのレイアウト図を図 3.10 に示す 33

38 図 3.10 に示したレイアウトパターンから抽出したデータを用いて シミュレーションした シミュレーションで得られた波形を図 3.11 に示す また図 3.11 において最上段の波形 ( 黄緑 ) はdataであり 中段の波形 ( 桃色 ) はdclock 最下段の波形 ( 青 ) はXORの出力 V PDoutXOR である 図 3.11 から 入力信号 dataまたは dclockのどちらかが High のときのみ出力 V PDoutXOR が High となっている したがって 図 3.10 のXORゲートは期待通りの動作をしたことがわかる 図 3.11 XOR ゲートのシミュレーション結果 図 3.10 XOR ゲートの レイアウト図 位相周波数比較器 第 2 章で述べた通り 位相周波数比較器は図 2.16 に示すような構造になっており PFDには非同期のリセット付きDフリップフロップを用いる まず図 2.17 に示した非同期リセット付きDフリップフロップにおいて NMOSトランジスタのゲート幅 W N を 2μm PMOSトランジスタのゲート幅 W P を 4μm 全てのトランジスタのゲート長 Lを 0.18μmとしてレイアウトしたパターンを図 3.12 に示す また 図 3.12 に示したレイアウトパターンから抽出したデータをもとにシミュレーションして得られた波形を 図 3.13 に示す 図 3.13 において 一番上の段の波形 ( 黄緑 ) はクロック入力 CK_ Dc 上から二段目の波形( 桃色 ) はD 34

39 入力 D c 上から三段目の波形 ( 青 ) はリセット入力 reset 上から四段目の波形 ( 黄 色 ) は出力 Q c 一番下の波形( 黒 ) は出力 Q を示す 図 3.13 より CK_ Dc の立ち上 がりで Q c =D c となっており また reset =0 となると Q c =0 となっていることが分かる ゆえに図 3.12 で示した非同期リセット付き D フリップフロップからは期 待通りの動作が得られた c 図 3.12 非同期リセット付き D-ff のレイアウト図 図 3.13 非同期リセット付き D フリップ フロップのシミュレーション結果 次にPFD 全体について述べる PFDの構造は図 2.16 に示す通りである PFD を構成するトラジスタのサイズは NMOSトランジスタのゲート幅 W N を 2μm PMOSトランジスタのゲート幅 W P を 4μm 全てのトランジスタのゲート長 L を 0.18μmとしてレイアウト設計した PFDのレイアウト図を図 3.14 に示す 図 3.14 に示すレイアウト図から抽出したデータを用いてシミュレーションする このとき図 2.22 に示したように PFDに入力される信号 dataとdclockの位相によって PFDの出力が変わる シミュレーション結果は (a)dataの立ち上がりエッジがdclockの立ち上がりエッジよりはやくpfdに入力される場合を図 3.15 に (b)dclockの立ち上がりエッジがdataの立ち上がりエッジよりはやくpfdに入力される場合を図 3.16 に (c)dataの立ち上がりエッジとdclockの立ち上がりエッジが同時にpfdに入力される場合を図 3.17 に示す また 図 3.15 図 3.16 および図 3.17 において 最上段の波形 ( 黄緑 ) は入力信号 data 上から二段目の波形 ( 桃色 ) は入力信号 dclock 上から三段目の波形( 青 ) は出力信号 up 最下段の波形 ( 黄色 ) は出力信号 downを示す 図 3.15 図 3.16 図 3.17 より 図 3.14 に示したPFDは 期待通りの動作をすることを確認できた 35

40 図 3.14 PFD のレイアウト図 図 3.15 (a) の場合における PFD の シミュレーション結果 図 3.16 (b) の場合における PFD の シミュレーション結果 図 3.17 (c) の場合における PFD の シミュレーション結果 36

41 ここから PFD に接続する回路である (ⅰ)Tri-state (ⅱ) チャージポンプにつ いて (a) (b) (c) それぞれの場合について述べる (ⅰ) PFD の出力に Tri-state 回路を接続した場合 Tristateは図 2.19 に示すような構造をしている PFDの出力に図 3.18 に示したTri-state 回路を接続してシミュレーションした (a) の場合においてシミュレーションした結果 得られた波形を図 3.19 に (b) の場合においてシミュレーションした結果を図 3.20 に (c) の場合においてシミュレーションした結果を図 3.21 に示す 図 3.19 図 3.20 図 3.21 のそれぞれの場合において 最下段の波形 ( 黄緑 ) はPFDの入力信号 data 下から二段目の波形( 桃色 ) はPFDの入力信号 dclock 下から三段目の波形( 青 ) はPFDの出力 up 下から四段目の波形( 黄色 ) は PFDの出力 down 最上段の波形( 黒 ) はTri-state 回路の出力信号 V PDtri を示す 図 3.18 Tristate のレイアウト図 図 3.19 (a) の場合における PFD+Tri-state 回路のシミュレーション結果 図 3.20 (b) の場合における PFD+Tri- state 回路のシミュレーション結果 図 3.21 (c) の場合における PFD+Tri- state 回路のシミュレーション結果 37

42 図 3.19 図 3.20 図 3.21 より PFD の出力 up が High のとき Tri-state 回 路の出力 V PDtri は VDD となっており PFD の出力 down が High のとき V PDtri は GND となっていることが確認できる (ⅱ) PFD の出力にチャージポンプを接続した場合チャージポンプの回路図は図 2.20 に示すとおりである レイアウト図を図 3.22 に示す PFD の出力に図 3.22 に示したチャージポンプを接続し シミュレーションした (a) の場合においてシミュレーションした結果 得られた波形を図 3.23 に (b) の場合においてシミュレーションした結果を図 3.24 に (c) の場合においてシミュレーションした結果を図 3.25 に示す 図 3.22 チャージポンプのレイアウト 図 3.23 (a) の場合における PFD+ チャー ジポンプのシミュレーション結果 図 3.24 (b) の場合における PFD+ チャー ジポンプのシミュレーション結果 図 3.25 (c) の場合における PFD+ チャー ジポンプのシミュレーション結果 38

43 図 3.23 図 3.24 図 3.25 のそれぞれの場合において 最下段の波形 ( 黄緑 ) はチャージポンプの電流源の制御電圧 V cont 下から二段目の波形( 桃色 ) はPFDの入力信号 data 下から三段目の波形( 青 ) はPFDの入力信号 dclock 下から四段目の波形 ( 黄色 ) はPFDの出力 up 下から五段目の波形( 黒 ) はPFDの出力 down 上から二段目の波形 ( 黄緑 ) はチャージポンプの出力電圧 V PDc 最上段の波形( 桃色 ) は図 2.20 におけるPMOSトランジスタM2 のドレイン電流を示している また Chage-pumpに流れる電流を制御する制御電圧 V cont は 1.0Vとしている (a) (b) (c) それぞれの場合において 期待通りのシミュレーション結果を得た 第 2 章でも述べた通りチャージポンプは Tri-state 回路を構成する両トランジスタのソース側に電流源を挿入した構造となっている Tri-state 回路およびチャージポンプの出力にはローパスフィルタが接続されるが Tri-state 回路ではこのローパスフィルタに加える電圧は VDD あるいは GND のどちらかである しかしチャージポンプではローパスフィルタに流れる電流を制御できるので チャージポンプを使用した方が良いといえる また Tri-state 回路は電源ノイズに非常に敏感であるが チャージポンプには電流源があるため 電源ノイズの影響を受けにくいという利点もある 3.3 分周器 第 2 章で述べたように 分周器は図 2.26 に示すような回路図になる この回路のレイアウト図を図 3.26 に示す 図 3.26 に示したレイアウトパターンから抽出したデータを用いてシミュレーションした 図 2.26 において分周器の入力 f clock に 100MHzの信号を reset_100 には常に High の信号を与えシミュレーションした シミュレーション結果を図 3.27 に示す 図 3.27 において 下段の波形 ( 黄緑 ) は入力 f clock 上段の波形( 桃色 ) は出力 f dclock を示す このシミュレーション結果では f clock =100MHzに対して出力 f dclock =1MHzが得られた したがって図 3.26 に示した分周器のレイアウトパターンから 期待通りの動作が得られたことが分かる 39

44 図 3.26 分周器のレイアウト図 図 3.27 分周器のシミュレーション結果 40

45 第 4 章各要素回路を用いて構成した PLL のシミュ レーション結果 本章では 第 3 章までに述べた PLL の要素回路を組み合わせて構成した数種 類の PLL のシミュレーション結果について説明する 4.1 XOR-PD+Current-Starved VCO+LPF+ 分周器 第 3 章で説明した XOR 型位相比較器 ( 回路図 : 図 2.12 レイアウト図: 図 3.10) と Current-Srarved VCO( 回路図 : 図 2.6 レイアウト図: 図 3.1) 分周器( 回路図 : 図 2.30 レイアウト図: 図 3.26) を用いて PLL を構成した この PLL の回路構成を図 4.1 に示す この PLL に使用するローパスフィルタを数種類設計し それらを用いてシミュレーションした VoutXOR Vout_LF Vout_div Vout_csvco 図 4.1 PLL(XOR-PD+Current-Starved VCO+LPF+ 分周器 RF=213kΩ CF=10pF(RFCF=2.13μs) の LPF の場合 図 4.1 に示したPLLに用いたフィルタを R F =213kΩ C F =10pF( 時定数 =2.13 μs) としてレイアウトした このフィルタの位相特性および利得のシミュレーション結果を図 4.2 に示すが 上段の波形 ( 黄緑 ) は位相特性を 下段の波形 ( 桃色 ) は利得を示す 41

46 図 4.2 ローパスフィルタ (R=213kΩ C=10pF) の位相特性および利得のシミ ュレーション結果 このフィルタの利得は 次式のようになる 1 VinVCO j ωcf 1 1 jωcfr = = = V 1 outxor R 1 jωcf RF 1 ωcfrf F + + jωc F F ( ) 2 (4.1) V V invco outxor = ( ωc R ) 2 F F (4.2) 位相は θ = ωc R 1 tan ( F F ) (4.3) となる 特に ローパスフィルタのカットオフ周波数 ω=1/r F C F ( すなわち f=1/(2 πr F C F ) 75kHz) では V V invco outxor 1 = 3dB, 2 θ = = 1 o tan 1 45 となる それ以上の周波数では -20dB/dec. で減衰し 周波数が高い領域では位相遅れは約 90 となる 図 4.1 に示した構成の PLL のレイアウト図を図 4.3 に示すが この大きさは縦約 200μm 横約 370μm である このレイアウトパターンから抽出したデータを用いて PLL の入力に振幅 1.8V の 1MHz のパルスを入力し フィルタの出力電圧の初期値を 0V としてシミュレーションした結果を図 4.4 に示す 42

47 図 4.3 PLL(XOR-PD+Cuurent-Starved VCO+LPF(CR=2.12μs)+ 分周器 ) 図 4.4 PLL(XOR-PD+Cuurent-Starved VCO+LPF(CR=2.12μs)+ 分周器 ) の シミュレーション結果 43

48 図 4.4 に示す波形は 最下段の波形 ( 黄緑 ) はPLLへの入力信号 f in (=1MHz) 下から二段目の波形 ( 青 ) はXOR 型位相比較器の出力信号 V outxor 下から三段目の波形 ( 桃色 ) はローパスフィルタの出力電圧 V out_lf 下から四段目の波形( 黄色 ) は Current-Starved VCO の出力電圧波形 V out_csvco 上から二段目の波形は Current-Starved VCOの出力周波数 f clock の値 最上段の波形 ( 黒 ) は分周器の出力波形 V out_div を示す 図 4.4 に示したように シミュレーションのスタートから約 15μs 経過すると PLLへの入力信号波形と分周器の出力波形の位相はπ/2 ずれ ローパスフィルタの出力電圧 V out_lf がVDD/2=0.9V 付近に落ち着きロックする しかし第 2 章で述べたとおり 位相比較器にXOR 型位相比較器を用いた場合 フィルタの出力電圧は常に変動するためVCOの発振周波数もぶれてしまう 図 4.4 に示したシミュレーション結果ではフィルタの出力電圧 V out_lf はリプルを含んでおり Current-Starved VCOの出力発振周波数は 100MHzからぶれ ジッタが大きくなる V out_lf つまりVCOの入力電圧は 0.9Vを中心に最大で約 0.1V 振れているので 式 (2.7) とFastモデルでのシミュレーションにより得られたCurrent-Starved VCOの利得 K VCOc = [rad/v/s] により 出力発振周波数は 100MHzを中心に 最大で π MHz ほどぶれることが分かる つまり 図 4.1 に示したPLLにローパスフィルタ (R F =213kΩ C F =10pF) を適用した場合 Current-Starved VCOの出力発振周波数は 約 87MHzから約 113MHzとなる ただしこれには VCOそのもののジッタを考慮にいれていない RF=500kΩ CF=10pF(RFCF=5μs) の LPF の場合 図 4.1 に示したPLLに用いたフィルタを R F =500kΩ C F =10pF( 時定数 =5μ s) とした このフィルタの位相特性および利得のシミュレーション結果を図 4.5 に示すが 上段の波形 ( 緑 ) は位相特性を 下段の波形 ( 桃色 ) は利得を示す このフィルタは カットオフ周波数 ω=1/r F C F ( すなわちf=1/2πR F C F 32kHz) で 振幅が 3dB 減衰し 位相は 45 遅れる 図 4.1 のようなPLLを R F =500kΩ C F =10pFとしたとき PLLの入力に振幅 1.8Vの 1MHzのパルスを入力し フィルタの出力電圧の初期値を 0Vとしてシミュレーションした 結果を図 4.6 に示すが 下段の波形 ( 黄緑 ) はフィ 44

49 図 4.5 ローパスフィルタ (R=500kΩ C=10pF) の位相特性および利得のシミ ュレーション結果 図 4.6 PLL(XOR-PD+Cuurent-Starved VCO+LPF(CR=5μs)+ 分周器 ) の シミュレーション結果 ルタの出力電圧を 上段の波形 ( 青 ) は PLL の出力発振周波数を示す 図 4.6 に示したシミュレーション結果より フィルタをR F =500kΩ C F =10pF とすると ロックするまでにかかる時間は約 50μsとなり 節で述べたPLL より約 35μs 長いことがわかる また位相比較器を使用しているため ロック後のフィルタの出力にはリプルがある しかしフィルタの遮断周波数が 節で使用したフィルタに比べて低いため フィルタの出力電圧に含まれるリプルが小さくなり 結果的にPLLの出力周波数に含まれるジッタも小さくなっている 45

50 図 4.6 より ロック後フィルタの出力電圧は最大で約 44mVぶれているので 出力発振周波数は 100MHzを中心に 最大で約 11.7MHzぶれることが分かる つまりこのPLLの出力発振周波数は 約 94.1MHzから約 105.9MHzとなる ただしこれにはVCOそのもののジッタを考慮にいれていない 4.2 XOR-PD+Source-Coupled VCO+LPF+ 分周器 第 3 章で説明した XOR 型位相比較器 ( 回路図 : 図 2.12 レイアウト図: 図 3.10) と Source-Coupled VCO( 回路図 : 図 2.8+ 図 3.6+ 図 3.8) 分周器( 回路図 : 図 2.26 レイアウト図: 図 3.26) を用いて PLL を構成した この PLL の回路構成を図 4.7 に示す この PLL に使用するローパスフィルタを数種類設計し それらを用いてシミュレーションした VoutXOR Vout_LF Vout_div Vout_csvco 図 4.7 PLL(XOR-PD+Source-Coupled VCO+LPF+ 分周器 RF=213kΩ CF=10pF(RFCF=2.13μs) の LPF の場合 図 4.7 に示したPLLに用いたフィルタを 節で述べたフィルタと同じ R F =213kΩ C F =10pFとしてレイアウトした レイアウト図を図 4.8 に示すが このPLLの大きさは縦約 200μm 横約 470μmで Current-Statved VCOを使用したPLLより面積が大きくなっている 図 4.8 に示したレイアウトパターンから抽出したデータを用いて PLL の入力に振幅 1.8V の 1MHz のパルスを入力し フィルタの出力電圧の初期値を 0V としてシミュレーションした結果を図 4.9 に示す 46

51 図 4.8 PLL(XOR-PD+Source-Coupled VCO+LPF(CR=2.13μs)+ 分周器 ) 図 4.9 PLL(XOR-PD+Source-Coupled VCO+LPF(CR=2.13μs)+ 分周器 ) の シミュレーション結果 図 4.9 では 最下段の波形 ( 黄緑 ) は PLL への入力信号を 下から二段目の波形 ( 黄色 ) は分周器の出力信号を 中央の波形 ( 桃色 ) は XOR 型位相比較器の出力信号 を 上から二段目の波形 ( 青 ) はフィルタの出力電圧を 最上段の波形 ( 黒 ) は PLL 47

52 の出力発振周波数を示す シミュレーション結果よりこのPLLは約 14μsでロックしていることが確認できた しかし 位相比較器にXOR 型位相比較器を使用しているため フィルタの出力にはリプルが含まれている フィルタの出力電圧は最大で約 0.12Vぶれているので 第 2 章でもとめたSource-Coupled VCOの利得 K VCOs = [rad/v/s] より このPLLの出力発振周波数は 100MHzを中心に最大でおよそ π [ MHz ] ほどぶれることが分かる つまりこの PLL の出力周波数は約 90MHz から 110MHz となる ただしこれには VCO そのもののジッタを考慮に入れてない RF=500kΩ CF=10pF(RFCF=5μs) の LPF の場合 図 4.7 に示したPLLに用いたフィルタを R F =500kΩ C F =10pF( 時定数 =5μ s) とし PLLの入力に 1MHzのパルスを入力し フィルタの出力電圧の初期値を 0Vとしてシミュレーションした この結果を図 4.10 に示す 図 4.10 において 下段の波形 ( 黄緑 ) はフィルタの出力電圧を 上段の波形はPLLの出力発振周波数を示す 図 4.10 PLL(XOR-PD+Source-Coupled VCO+LPF(CR=5μs)+ 分周器 ) のシミュレーション結果 48

53 シミュレーション結果より この PLL は約 40μs でロックすることがわかる またロック後のフィルタの出力電圧は 最大で約 62mV ほどぶれており このぶれにより発振周波数は約 10.6MHz ぶれる したがってこの PLL の発振周波数は約 94.5MHz から 105.3MHz となることがわかるが これには VCO そのもののジッタは考慮にいれていない 4.3 PFD+Tri-state+Current-Starved VCO+LPF+ 分周器 PFD( 回路図 : 図 2.16 レイアウト: 図 3.14) と Tri-state 回路 ( 回路図 : 図 2.19 レイアウト : 図 3.18) を接続したものと Current-Starved VCO( 回路図 : 図 2.6 レイアウト : 図 3.1) フィルタ 分周器( 回路図 : 図 2.26 レイアウト: 図 3.26) を組み合わせて構成した PLL をシミュレーションした RF=539kΩ CF=10pF(RFCF=5.39μs) のフィルタの場合 図 4.11 のような構成のPLLをレイアウトした フィルタはR F =539kΩ C F =10pF( 時定数 =5.39μs) とした レイアウトパターンを図 4.12 に フィルタの位相特性および利得を図 4.13 に示す また レイアウトパターンから抽出したデータを用いて f in =1MHz フィルタの出力電圧の初期値を 0Vとして フィルタの出力電圧のシミュレーションした結果を図 4.14 に示す 図 4.14 より この PLL のフィルタの出力電圧は 0.9V 付近を中心に大きく振れており 少しずつこの振れは減衰していることがわかる これは適したフィルタを用いていないためである Vout_div Vout_csvco 図 4.11 PLL(PFD+Tri-state+Current-Starved VCO+LPF(R F =539kΩ C F =10pF)+ 分周器 ) 49

54 図 4.12 PLL(PFD+Tri-state+Current-Starved VCO+LPF(R F =539kΩ C F =10pF) + 分周器 ) 図 4.13 ローパスフィルタ (R=539kΩ C=10pF) の位相特性および利得のシミ ュレーション結果 図 4.14 PLL(PFD+Tri-state+Current-Starved VCO+LPF(R F =539kΩ C F =10pF)+ 分周器 ) のフィルタの出力電圧のシミュレーション結果 50

55 4.3.2 RF1=800kΩ CF1=10pF RF2=200kΩ のフィルタの場合 図 4.15 のようにPFDとTri-state 回路 フィルタ (R F1 =800kΩ C F1 =10pF R F2 =200kΩ) Current-Starved VCO 分周器でPLLを構成した また ここで使用したフィルタの位相特性および利得を図 4.16 に示す このフィルタの利得 RF 2 は 直流では 1 高域では R + R F1 F 2 となり さらに高い周波数では平坦になる また位相は 高域になるにつれ徐々に遅れ さらに高域になると 0 にもどっていく 図 4.15 に示したPLLに f in =1MHzを入力し フィルタの出力電圧の初期値を 0Vとしてシミュレーションした結果を図 4.17 に示す 図 4.17 において 下段の波形 ( 青 ) はフィルタの出力電圧を 上段の波形 ( 黒 ) は出力発信周波数を示す 図 4.15 PLL(PFD+Tri-state+ フィルタ (R F1 =800kΩ C F1 =10pF R F2 =200kΩ) +Current-Starved VCO+ 分周器 ) 図 4.16 ローパスフィルタ (R F1 =800kΩ C F1 =10pF R F2 =200kΩ) の位相特性 および利得のシミュレーション結果 51

56 図 4.17 PLL(PFD+Tri-state+ フィルタ (R F1 =800kΩ C F1 =10pF R F2 =200kΩ) +Current-Starved VCO+ 分周器 ) のシミュレーション結果 図 4.17 より フィルタをR F1 =800kΩ C F1 =10pF R F2 =200kΩとすると 約 25μsでループがロックすることがわかる またロック後の出力周波数のブレは 約 0.8MHzで安定しているが ヒゲがでている所では最大で約 5.6MHzぶれていた 4.4 PFD+Tri-state+Source-Coupled VCO+LPF+ 分周器 節で使用したフィルタを用いて 図 4.18 に示すように PFD( 回路図 : 図 2.16 レイアウト: 図 3.14) と Tri-state 回路 ( 回路図 :2.19 レイアウト: 図 3.18) フィルタ(4.3.2 節で使用したもの ) Source-Coupled VCO( 回路図 : 図 2.8+ 図 3.6+ 図 3.8) 分周器( 回路図 : 図 2.26 レイアウト: 図 3.26) で PLL を構成した シミュレーション結果を図 4.19 に示す 図 4.19 では 下段の波形 ( 青 ) はフィルタの出力電圧を 上段の波形 ( 黒 ) は PLL の出力発振周波数を示す シミュレーション結果より この PLL は約 30μs でロックする また出力周波数はロック後 フィルタの出力にヒゲが出ていないところで最大約 7.8MHz ヒゲが出ているところで最大約 44MHz 100MHz を中心にぶれていることを確認した 52

57 図 4.18 PLL(PFD+Tri-state+ フィルタ (R F1 =800kΩ C F1 =10pF R F2 =200kΩ) +Source-Coupled VCO+ 分周器 ) 図 4.19 PLL(PFD+Tri-state+ フィルタ (R F1 =800kΩ C F1 =10pF R F2 =200kΩ) +Source-Coupled VCO+ 分周器 ) のフィルタの出力電圧のシミュレーション結果 4.5 PFD+ チャージポンプ +Current-Starved VCO+ フィルタ + 分周器 図 4.20 に示すように PFD( 回路図 : 図 2.16 レイアウト: 図 3.14) チャージポンプ ( 回路図 : 図 2.20 レイアウト:3.22) フィルタ Current-Starved VCO( 回路図 : 図 2.6 レイアウト: 図 3.1) 分周器( 回路図 : 図 2.26 レイアウト : 図 3.26) でPLLを構成した なおフィルタは R F1 =700Ω C F1 =3000pF C F2 =300pFとした 53

58 図 4.20 PLL(PFD+ チャージポンプ + フィルタ (R F1 =700Ω C F1 =3000pF C F2 =300pF)+Current-Starved VCO+ 分周器 ) 図 4.20 に示した PLL のシミュレーション結果を図 4.21 に示す 図 4.21 では下段の波形 ( 黒 ) はフィルタの出力電圧を 上段の波形 ( 青 ) は PLL の出力発振周波数を示している シミュレーション結果では この PLL のロック時間は約 25 μs で ロック後における PLL の出力周波数のブレは 1MHz 以下であった つまりこの PLL は 約 99.5MHz から 100.5MHz の周波数を出力する このジッタは Current-Starved VCO がもつジッタである 図 4.21 PLL(PFD+Tri-state+ フィルタ (R F1 =700Ω C F1 =3000pF C F2 =300pF) +Current-Starved VCO+ 分周器 ) のフィルタの出力電圧のシミュレーション結果 54

59 4.6 PFD+ チャージポンプ +Source-Coupled VCO+ フィルタ + 分 周器 PFD( 回路図 : 図 2.16 レイアウト: 図 3.14) チャージポンプ( 回路図 : 図 2.20 レイアウト:3.22) フィルタ Source-Coupled VCO( 回路図 : 図 2.8+ 図 3.6+ 図 3.8) 分周器( 回路図 : 図 2.26 レイアウト: 図 3.26) を用いて構成した PLLを 図 4.22 に示す なおフィルタはR F1 =700Ω C F1 =3000pF C F2 =300pF とした 図 4.22 に示したPLLをシミュレーションした結果を図 4.23 に示す 図 4.23 より このPLLは約 23μsでロックすることがわかった またロック後におけるPLLの出力周波数のぶれは 約 7MHzであることを確認した 図 4.22 PLL(PFD+ チャージポンプ + フィルタ (R F1 =700Ω C F1 =3000pF C F2 =300pF)+Source-Coupled VCO+ 分周器 ) 図 4.23 PLL(PFD+Tri-state+ フィルタ (R F1 =700Ω C F1 =3000pF C F2 =300pF) +Current-Starved VCO+ 分周器 ) のフィルタの出力電圧のシミュレーション結果 55

60 第 5 章試作チップ実測結果 これまでに述べた VCO と PLL のうち 幾つかを試作チップに搭載し 測定 した この章では 実測結果について説明する 5.1 測定系 測定は図 5.1 に示すような系で行った 図 5.1(a) は VCO 単体を測定するとき 図 5.2(b) は PLL および分周器単体を測定するときに用いた (a) VCO 単体測定用 図 5.1 測定系 (b) PLL 分周器測定用 測定には オシロスコープは Tektronix DPO7104 を 電圧源には Agilent E3630A Agilent E3642A および ADBANTEST R6144 を またクロックジェ ネレータには NF CK1620 を使用した 5.2 Current-Starved VCO 図 2.6 に示した回路構成の Current-Starved VCO( レイアウト図 : 図 3.1) を試作チップに搭載し図 5.1(a) に示した系で測定した VCO の入力電圧は電圧源から入力し 出力発振周波数をオシロスコープで確認した 測定結果とシミュレーション結果 (Fast モデル使用 ) を比較したものを図 5.2 に示す 56

61 Current-Starved VCO 実測結果 vs シミュレーション結果 (Fast モデル ) 実測 Sim 結果 (Fast) fout[mhz] Vinvcoc[V] 図 5.2 Current-Starved VCO の実測結果 vs シミュレーション結果 (Fast モデル使用 ) 図 5.2 に示した実測結果より Current-Starved VCOの利得 K VCOc は次のようになる ( ) π = [ rad V s ] / / これは Fastモデルによるシミュレーションで得られた利得 [rad/v/s] の約 7 割となっている また この測定では出力発振周波数は 5MHzほどぶれていることが確認できた 図 5.2 に示した実測結果は出力発振周波数の平均値である この発振周波数のジッタは VCOそのものがもつジッタと 入力電圧および電源にのっているノイズ これらに因るものと考えられる 5.3 Source-Coupled VCO 図 2.8 に図 3.6 図 3.8 を付け加えた Source-Coupled VCO を 図 5.1(a) に示した系で測定した VCO の入力電圧は電圧源から入力し 出力発振周波数をオシロスコープで確認した 実測結果と Fast モデルによるシミュレーションで得られたシミュレーション結果を比較したグラフを図 5.3 に示す 57

62 140 Source-Coupled VCO 実測結果 vs シミュレーション結果 (Fast モデル使用 ) 実測 Sim 結果 (Fast) fout[mhz] Vinvcos[V] 図 5.3 Source-Coupled VCO の実測結果 vs シミュレーション結果 (Fast モデル使用 ) 図 5.3 に示したように 入力電圧 V invcos 1.1Vのとき 発振周波数は約 100MHzとなり これ以上上がらない 入力電圧対出力発振周波数の曲線は V invcos VDD/2 がカーブのほぼ中央になるよう設定しなければならない つまり V invcos 0.9Vの範囲で発振周波数は 100MHzを大きく超えていなければならない しかし 試作チップに搭載したSource-Coupled VCOはこれを満たしていないので 目的とする 100MHzを得るためのPLLには使用できない また実測では 出力発振周波数が最大で約 7MHzもぶれることが確認できた これは 前述したとおり Source-Coupled VCOの出力発振周波数をTフリップフロップで 1/2 に分周したこと またVCOの入力電圧にのっているノイズ これらが影響していると考えられる また VCOの入力電圧がNMOSトランジスタのしきい値電圧以下になると Source-Coupled VCOはその構成上発振動作が不安定になるか もしくは発振しない ゆえに Source-Coupled VCOは安定に動作する領域 (V invcos >NMOSトランジスタのしきい値電圧 ) で使用することを考慮し PLLを設計しなければならない また 図 5.3 に示した実測結果より Source-Coupled VCOの利得 K VCOs は次のようになる ( ) π = [ rad V s ] / / 58

63 5.4 分周器 図 2.26 に示した回路構成をもつ分周器 ( レイアウト図 : 図 3.26) を試作チップに搭載し 図 5.1(b) に示した系で測定した また 入力には High =1.8V Low =0V の 100MHz のパルスを入力した その結果 分周器の出力端子から振幅 1.8V の 1MHz の信号が出力されていることが確認できた 5.5 PLL(XOR+Current-Starved VCO+LPF+ 分周器 ) 節で述べた 図 4.1 に示すような構造をもつPLL(XOR 型位相比較器 + Current-Starved VCO+ローパスフィルタ (R F =213kΩ C F =10pF)+ 分周器 ) を試作チップに搭載し 図 5.1(b) に示した系で実測した このPLLはチップ外に取り出す信号をPLLの出力信号と分周器の出力信号としているため フィルタの出力電圧などは測定できない なお 入力 f in には High =1.8V Low =0V の 1MHzのパルスを入力した 図 5.4 にオシロスコープで測定した波形を示す 図 5.4 において 黄色の波形はPLLへの入力信号 f in 水色の波形は分周器の出力信号 f dclock 桃色の波形はPLLの出力波形を示す PLLへの入力信号 f in と 分周器の出力信号 f dclock は位相がπ/2 ずれており ロックしている PLLの出力周波数のヒストグラムを図 5.5 に示す 図 5.5 から このPLLは目標周波数 100MHz から大きくぶれていることがわかる これは 第 4 章でも述べたように位相比較器にXOR 型位相比較器を用いていることと 電源ノイズ 出力にのっているノイズ等が原因として考えられる 図 5.4 PLL(XOR 型位相比較器 +Current-Starved VCO+LPF(R F =213kΩ C F =10pF)+ 分周器 ) の実測波形 59

64 図 5.5 PLL(XOR 型位相比較器 +Current-Starved VCO+LPF(R F =213kΩ C F =10pF)+ 分周器 ) の出力周波数のヒストグラム 5.6 PLL(XOR+Source-Coupled VCO+LPF+ 分周器 ) 節で述べた 図 4.7 に示した構造をもつPLL(XOR 型位相比較器 Source-Coupled VCO ローパスフィルタ(R F =213kΩ C F =10pF)+ 分周器 ) を試作チップに搭載し 図 5.1(b) に示した系で測定した またこのPLLは PLLの出力信号と分周期の出力信号のみをチップ外に取り出している なおPLLへの入力周波数は 1MHzとした オシロスコープで測定した波形を図 5.6 に示す 図 5.6 PLL(XOR 型位相比較器 +Source-Coupled VCO+LPF(R F =213kΩ C F =10pF)+ 分周器 ) の実測波形 60

65 図 5.6 において 黄色の波形はPLLへの入力信号 f in 水色の波形は分周器の出力信号 f dclock 桃色の波形はPLLの出力信号 f clock を示す 図 5.6 より PLLの入力信号 f in と 分周器の出力信号 f dclock の位相差はπ/2 にはなっておらず PLLの出力信号も振幅が一定でなく周波数もばらついており 全くロックしていないことが分かる これは 5.3 節で述べたように フィルタの出力電圧の初期値が NMOSトランジスタのしきい値電圧以下になってしまっていることが原因と考えられる 前述したように フィルタの出力電圧が VCOが安定に動作する領域 (VCOの入力電圧 しきい値電圧 ) になるように設定する工夫が必要となる 5.7 PLL(PFD+Tri-state 回路 +Current-Starved VCO+ LPF+ 分周器 ) 節で述べた PLL(PFD+Tri-state 回路 +Current-Starved VCO+LPF( R F =539kΩ C F =10pF)+ 分周器 ) を試作チップに搭載し 図 5.1(b) に示した系で PLLへの入力信号を 1MHzとして測定した PLLの出力発振周波数のヒストグラムおよびスペクトラムを 図 5.7 図 5.8 にそれぞれ示す 図 5.7 に示したヒストグラムより 目標周波数 100MHz より 1~2MHz 高い周波数がもっとも多くヒットしていることがわかる また図 5.8 に示したヒストグラムでは ピークは 100MHz 付近と 90MHz 付近 107MHz 付近に見られる これは ノイズに弱い PFD を使用しているため 測定環境のノイズが影響しているとも考えられるが この PLL に用いたフィルタが適切な設計ではないということが最も大きな要因であると考えられる 図 5.7 PLL(PFD+Tri-state+Current-Starved VCO+LPF(R F=539kΩ C F=10pF)+ 分周器 ) の出力ヒストグラムの実測結果 61

66 図 5.8 PLL(PFD+Tri-state+Current-Starved VCO+LPF(R =539kΩ F C =10pF)+ 分周器 ) の出力スペクトラムの実測結果 F 5.8 PLL(PFD+ チャージポンプ +Current-Starved VCO + フィルタ + 分周器 ) 4.5 節で述べた PFD チャージポンプ Current-Starved VCO フィルタ( ここではR F1 =10Ω C F1 =33000pF C F2 =3300pFとした ) および分周器を用いて構成したPLLを 試作チップに搭載し図 5.1(b) に示した系で測定した このPLL に用いたフィルタには容量の大きなキャパシタが必要なため チャージポンプの出力をチップ外に取り出し フィルタを外付けにした またPLLの出力信号と分周器の出力信号もチップ外に取り出し測定した PLLの出力発振周波数のヒストグラムおよびスペクトラムを 図 5.9 図 5.10 にそれぞれ示す 図 5.9 PLL(PFD+チャージポンプ+Current-Starved VCO+フィルタ (R F1 =10 Ω C F1 =33000pF C F2 =3300pF)+ 分周器 ) の出力ヒストグラムの実測結果 62

67 図 5.10 PLL(PFD+チャージポンプ+Current-Starved VCO+フィルタ (R F1 =10 Ω CF1=33000pF C F2 =3300pF)+ 分周器 ) の出力スペクトラムの実測結果 図 5.9 および図 5.10 に示した結果では 100MHz より 1~2MHz ほど低い周波数成分が最も多いことがわかる またピークの幅は広く 安定な動作をしているとはいえない これはフィルタを外付けにするためにチャージポンプの出力をチップ外に取り出したことにより VCO の入力電圧がノイズの影響を受けたこと PFD の入力や電源にノイズがのり チャージポンプの出力が安定しないこと などが原因として考えられる 63

68 第 6 章 PLL の改善 これまで述べた数種類の PLL には それぞれ長所 短所があり 改善の余地 は十分にあると考える この章では PLL の改善について考える 6.1 チャージポンプの改良 PLLの位相比較器にPFDを使用する場合 PFDの 2 本の出力を 1 本にするため Tri-state 回路またはチャージポンプをPFDに接続する しかし第 2 章で述べたように Tri-state 回路は電源電圧の変動の影響を受けやすいという欠点を持つ 一方チャージポンプには電流源が接続されているため ループフィルタに流れる電流を制御できるという点と 電源電圧の変動の影響を受けにくいという点 これら二点の長所があると述べた 以上のことからチャージポンプを使用するほうが有利であるが 図 2.20 に示したチャージポンプにも問題点がある 図 2.20 において upとdownが Low のとき つまりトランジスタM1 と M2 がOFFのとき M1 のソース電位はGNDにディスチャージされており M2 のソース電位はVDDにチャージされている この後 downが High になりM1 がONになると 電流源をまたぐ電圧が上がるまでの間 ループフィルタから流れる電流は電流源で制御している電流 I pump ではない この問題を避けるため 図 6.1 に示すチャージポンプを使用する [2] 図 6.1 チャージポンプ改良版 64

69 図 6.1 に示すチャージポンプでは up と down が Low のとき M1 と M2 が ON になっている また up が High で down が Low のとき M3 と M2 が ON となる したがって 出力 OUTcp は Pbias によって制御される電流源に接続される 一方 up が Low で down が High のとき M1 と M4 が ON となる ゆえに出力 OUTcp は Nbias によって制御される電流源に接続される つまり up down のどちらかが High のとき P 側は M1 か M3 のどちらかが ON になり N 側では M2 か M4 のどちらかが ON になるので 出力 OUTpc は常に P 側か N 側どちらかの電流源に接続されることになる 図 6.2 に示すように PFD と図 6.1 に示した改良版チャージポンプ Current-Starved VCO フィルタ(R=700Ω C1=3000pF C2=300pF) 分周器で PLL を構成した 図 6.2 PLL(PFD+ 改良版チャージポンプ + フィルタ (R=700Ω C 1 =3000pF C 2 =300pF)+Current-Starved VCO+ 分周器 ) 図 6.2 に示したPLLにf in =1MHzを入力してシミュレーションした シミュレーション結果を図 6.3 に示す 図 6.3 において 最下段の波形 ( 黄緑 ) はPLLの入力信号を 下から二段目の波形 ( 黒 ) は分周器の出力信号を 下から三段目の波形 ( 桃色 ) はPFDの出力 upを 下から四段目の波形 ( 青 ) はPFDの出力 downを 上から二段目の波形 ( 黄色 ) はフィルタの出力電圧 V out_lf を 最上段の波形 ( 桃色 ) はPLL の出力発振周波数 f clock を示す 図 6.3 に示したシミュレーション結果より 図 6.2 に示した PLL は約 40μs でロックすることが分かる ロック後は PLL の入力信号と分周器の出力信号の位相差がなくなり フィルタの出力にほとんどリプルがないことが確認できる 65

70 図 6.3 PLL(PFD+ 改良版チャージポンプ + フィルタ +Current-Starved VCO + 分周器 ) のシミュレーション結果 6.2 PLL の安定性とロック時間 PLL のロック時間を早くするためには ループフィルタの遮断周波数を高くすれば良いが フィルタの遮断周波数を上げると 位相比較器の出力電圧のリプルを取り除く能力が落ちる フィルタの出力のリプルが大きいと VCO の出力が安定しないので PLL の出力スペクトラムが悪くなってしまう したがって ロック時間を早くすることと PLL の出力スペクトラムの改善には トレードオフが存在する ゆえに 要求される性能に応じて PLL を設計する必要がある 66

71 6.2.1 時定数可変フィルタ ロック時間を早くするためには フィルタの遮断周波数を高くする必要がある 一方 PLL の安定動作のためには フィルタの遮断周波数を低く設定する必要がある そこで PLL がロックするまでの間は遮断周波数の高いフィルタを ロック後は遮断周波数の低いフィルタを使用する という工夫をした 一時のローパスフィルタにおいて ロック後にスイッチを切り替えて抵抗を直列に接続し時定数を変えるフィルタを図 6.4 に ロック後にスイッチを切り替えてキャパシタを並列に接続し時定数を変えるフィルタを図 6.5 に示す また 図 6.5 のアンプの回路図を図 6.6 に示す 図 6.4 R 切り替え時定数可変フィルタ 図 6.5 C 切り替え時定数可変フィルタ 67

72 図 6.6 アンプ ( 図 6.5 内で使用 ) 回路図 図 6.4 に示したフィルタでは スイッチの制御電圧 V cont が Low のとき フィルタの時定数はR 1 C 1 =2.13μsであるが V cont が High になると抵抗 R 2 が R 1 に直列に接続され フィルタの時定数は (R 1 +R 2 ) C 1 =102μsとなる 図 6.4 に示したフィルタのシミュレーション結果を図 6.7 に示す 図 6.7 において 最下段の波形 ( 黄緑 ) はスイッチを切り替えるための制御信号 V cont 中央の波形( 桃色 ) はフィルタへの入力信号 最上段の波形 ( 青 ) はフィルタの出力信号を示している 制御信号 V cont が High になるとフィルタの時定数が変化し 出力信号が変化していることが分かる 図 6.7 R 切り替えフィルタのシミュレーション結果 一方図 6.5 に示したフィルタでは スイッチの制御信号 V cont が Low のとき フィルタの時定数はR 1 C 1 =2.13μsであるが V cont が High になるとキャパシタC 2 がC 1 に並列に接続され 時定数はR 1 (C 1 +C 2 )=19.2μsとなる 制御電圧 V cont が High になると キャパシタC 2 とアンプの出力をSW2 で切り離し 68

73 その後 C 1 とC 2 が並列に接続される構造になっている 図 6.5 に示したフィルタのシミュレーション結果を図 6.8 に示す 図 6.8 において 最下段の波形 ( 黄緑 ) は スイッチを切り替えるための制御信号 V cont 中央の波形( 桃色 ) はフィルタへの入力信号 最上段の波形 ( 青 ) はフィルタの出力信号を示している 制御信号 V cont が High になるとフィルタの時定数が変化し 出力信号が変化していることが分かる 図 6.8 C 切り替えフィルタのシミュレーション結果 このように 途中で時定数を変えるフィルタは 図 6.4 に示したフィルタや図 6.5 に示したフィルタで実現できる ただし図 6.5 のフィルタは 図 6.4 のフィルタに比べ構造が複雑で なおかつ大容量のキャパシタを必要とするため レイアウト面積も増加する このため図 6.4 に示したフィルタを用いる方が良いと考える 図 6.9 に示す構造をもつPLLに 図 6.4 に示したフィルタを挿入しシミュレーションした PLLの入力 f in には 1MHzのパルスを入力し フィルタの出力電圧 V out_lf の初期値は 0Vとした フィルタのスイッチを切り替える制御電圧 V cont をシミュレーション開始から 27.15μs 後に High にした場合におけるフィルタの出力電圧 V out_lf のシミュレーション結果を図 6.10 に V cont をシミュレーション開始から 40μs 後に High にした場合におけるフィルタの出力電圧 V out_lf のシミュレーション結果を図 6.11 に示す 69

74 図 6.9 PLL(XOR+R 切り替えフィルタ +Current-Starved VCO+ 分周器 ) 図 6.10 PLL(XOR+R 切り替えフィルタ +Current-Starved VCO+ 分周器 ) の シミュレーション結果 (27.15μs 後に V cont = High ) 図 6.11 PLL(XOR+R 切り替えフィルタ +Current-Starved VCO+ 分周器 ) の シミュレーション結果 (40μs 後に V cont = High ) 70

75 PLLがロックする (VCOの出力周波数が 100MHzになる ) ときのフィルタの出力電圧は 約 0.9Vとして設計している 図 6.10 に示したシミュレーション結果では V cont が High になったときフィルタの出力は約 0.9Vになっているので 比較的安定に動作することが分かる しかし 図 6.11 に示したシミュレーション結果では V cont が High になったときフィルタの出力は約 0.85Vになっているので PLLは入力信号 f in と分周器の出力周波数 f dclock の位相が同期するまで フィルタの出力電圧は変化し続ける この結果より フィルタの制御電圧 V cont がいつ High になるかによってフィルタの出力電圧 V out_lf は変わり 必ずしもロック時間が早くなるとは言えないことが分かる 以上より PLL の動作中にフィルタの特性を変えることは必ずしも適切ではないといえる VCO の利得 PLL の出力周波数を安定にするための方法は フィルタの遮断周波数を下げる方法のほかに VCO の入力電圧対出力周波数特性を下げる方法もある 本研究で設計した Current-Starved VCO の利得は 図 5.2 に示したとおりである VCO の利得を示す曲線の傾きが急峻なほどロック時間は短くなるが フィルタの出力電圧の変動にもすばやく反応してしまう VCO の利得が小さければロック時間は長くなるが フィルタの出力電圧の変動に対する反応は鈍くなる 本節では ロック後の PLL が安定な動作をするように VCO の利得を下げる方法を述べる VCOの特性は 図 6.12 のような曲線である ここで 図 6.13 に示す特性をもつバイアス回路を設計する この特性をもつバイアス回路を図 6.14 のように VCOの入力側に挿入することで 図 6.12 において水色で指定した範囲 (V 1 V invco V 2 ) だけを使用でき 結果的にVCOの利得を下げられる 入力にバイアス回路を付けたVCOの特性を図 6.15 に示す このバイアス回路は 図 6.16 に示した回路構成で実現した また 図 6.16 に示したバイアス回路内で使用したアンプの回路図を図 6.17 に示す なお 図 6.16 の前段のアンプに使用したキャパシタの値は Cc=20pF Cout=10pF 後段のアンプに使用したキャパシタの値は Cc=80pF Cout=100pF である 71

76 図 6.12 VCO の特性 図 6.13 バイアス回路の特性 図 6.14 VCO の入力にバイアス回路 を挿入 図 6.15 バイアス回路付き VCO の特性 図 6.16 バイアス回路の回路図 図 6.17 バイアス回路で使用したアンプの回路図 72

77 図 6.16 に示したバイアス回路の入力に 周波数が 1MHz で振幅が 0.9V の正弦波を入力してシミュレーションした結果を図 6.18 に示す 図 6.18 において 黄緑の波形がバイアス回路への入力信号 桃色の波形が前段のアンプの出力電圧 out1 青の波形が後段のアンプの出力電圧 out2 を示す 図 6.18 バイアス回路のシミュレーション結果 図 6.18 から分かるように 前段および後段のアンプの出力は-1/2 倍の反転増幅になっており バイアス回路の出力電圧は 入力電圧の 1/4 倍になっている ここまでで説明したバイアス回路を使用し VCOの利得を下げてPLLの動作を安定化させる 図 6.19 に示すような XOR 型位相比較器 フィルタ (R F =213k Ω C F =10pF) バイアス回路 Current-Starved VCO 分周器で構成したPLL を 入力周波数 f in =1MHz フィルタの初期電圧を 0Vとしてシミュレーションした この結果を図 6.20 に示す また フィルタをR F =10MΩ C F =10pFとし f in を 1MHz フィルタの初期電圧を 0Vと設定してシミュレーションした結果を図 6.21 に示す 図 6.20 図 6.21 では 最下段の波形 ( 青 ) はフィルタの出力電圧 V out_lf を 中央の波形 ( 黄緑 ) はバイアス回路の出力電圧を 最上段の波形 ( 黄色 ) はPLLの出力周波数 f clock を示す 図 6.19 PLL(XOR+ フィルタ + バイアス回路 +Current-Starved VCO+ 分周器 ) 73

78 図 6.20 PLL(XOR+ フィルタ ( 時定数 =2.13μs)+ バイアス回路 +Current-Starved VCO+ 分周器 ) 図 6.21 PLL(XOR+ フィルタ ( 時定数 =100μs)+ バイアス回路 +Current-Starved VCO+ 分周器 ) 74

79 図 6.20 に示した フィルタをR F =213kΩ C F =10pFとしたときのシミュレーション結果では PLLは約 12μsでロックした またロック後の出力発振周波数のぶれは 100MHzを中心に約 6MHzであった つまりこのPLLの出力周波数は 約 97MHzから 103MHzとなる 一方図 6.21 に示したフィルタをR F =10MΩ C F =10pFとしたときのシミュレーション結果では 発振周波数のぶれは約 1MHzで 前述したPLLに比べ非常に安定した動作が得られた 6.3 PLL の入力信号が NRZ の場合 ここまでは PLL に入力される周波数 f in を 100 倍に逓倍した出力発振周波数 f clock を得るための PLL について説明してきたが 本節では PLL に NRZ 信号が入 力された場合 NRZ 信号からクロックを再生する PLL について述べる エッジ検出器 PLL の位相比較器を XOR 型位相比較器とし PLL に 1 と 0 が繰り返される NRZ 信号が入力される場合について考える PLL の入力信号 NRZ_in と PLL の出力 clock_out XOR 型位相比較器の出力 XOR_out が図 6.22 に示すような状態にあるときについて説明する 図 6.22 PLL に NRZ 信号が入力された場合 図 6.22 に示す状態では PLL はロックしていないが XOR 型位相比較器の出力 電圧を平均化すると VDD/2 が得られることになる また 入力される NRZ 信 75

80 号のビット幅がT[s] であるとすると入力信号の周波数は 1/2T[Hz] であり PLL の出力 clock_outの周波数 f clock は 1/T[Hz] である NRZ_inとclock_outを同期させるために分周器を挿入し clock_outを 1/2 に分周すると 分周器の出力周波数 f dclock は 1/T[MHz] となり NRZ_inと周波数を同じにできる しかしNRZ_inのデータが と続く今の状態から と続くデータに変わると 再びNRZ_inの周波数がf dclock の周波数の 1/2 になってしまう もう一度 f dclock を 1/2 に分周したとしても 再び同じ問題に直面することが容易に想像できる また 入力されるNRZ 信号が矩形波でない場合もある [2] そこで 図 6.23 のようなエッジ検出器を使用する NRZ 信号をエッジ検出器に入力することで NRZ のデータ値が変わるたびにエッジ検出器の出力が一定時間 High になる このエッジ比較器の出力を 図 6.24 のように XOR 型位相比較器に入力する なお エッジ検出器の出力 ED_out が High になる時間は 図 6.23 に示す遅延段で決まる 図 6.23 エッジ比較器回路図 図 6.24 エッジ比較器を挿入した PLL 図 6.25 エッジ比較器を挿入した PLL の動作波形 図 6.24 のようなエッジ比較器を挿入した PLL に 図 6.25 のように NRZ_in を入力する場合を考える エッジ比較器の出力信号は図 6.25 に示す通りである 76

81 また この PLL がロックするのは 図 6.25 のようにエッジ比較器の出力 ED_out が High の状態の間の ちょうど中心で PLL の出力 clock_out が立ち上がるときである このとき XOR 型位相比較器の出力 XOR_out の平均電圧は VDD/2 となり ループは安定する [2] 図 6.24 に示したPLLをレイアウトし レイアウトパターンから抽出したデータを用いてシミュレーションした PLLの入力にデータビット幅が 10nsのNRZ 信号 ( が繰り返される信号 ) を入力したときの フィルタの出力電圧およびPLLの出力周波数をシミュレーションした結果を図 6.26 に示す 図 6.26 において 下段の波形 ( 黄色 ) はフィルタの出力電圧 V out_lf を 上段の波形は PLLの出力周波数 f clock を示す なおこのシミュレーションでは フィルタの出力電圧の初期値を 1.8Vとしている 図 6.26 エッジ比較器を挿入した PLL の動作波形 (NRZ を入力 ) この PLL は約 7μs でロックすることが分かる また 図 6.26 に示したシミュレーション結果を PLL がロックした後の 15μs t 1.51μs の範囲だけ表示したグラフを図 6.27 に示す 図 6.27 において 最下段の波形 ( 青 ) は入力信号 NRZ_in を 下から二段目の波形 ( 黄色 ) はエッジ比較器の出力 Edge_out を 下から三段目の波形 ( 桃色 ) は PLL の出力 clock_out を 最上段の波形 ( 黒 ) は XOR 型位相比較器の出力 XOR_out を示す 図 6.27 より ロック後は PLL の出力の立ち上がりエッジが エッジ比較器の出力が High の区間のちょうど中心にあることが分かる 77

82 図 6.27 図 6.26 に示したシミュレーション結果の 15μs t 1.51μs の範囲を表示 Hogge 位相比較器 NRZ 信号からクロックを再生する方法として Hogge 位相比較器を使用する方法もある Hogge 位相比較器は PLL がロックしたとき NRZ のデータビット幅の中心で PLL の出力クロックのエッジが立ち上がるように動作する回路である 回路図を図 6.28 に示す 図 6.28 Hogge 位相比較器回路図 図 6.28 に示したように Hogge 位相比較器は PFD のように出力が 2 本あるので 出力にチャージポンプを接続して使用する 図 6.28 に示した Hogge 位相比較器をレイアウト設計しシミュレーションした結果を図 6.29 に示す なお 入力 NRZ_in にはデータビット幅 10ns の を入力した 78

83 図 6.29 Hogge 位相比較器シミュレーション結果 図 6.29 において 最下段の波形 ( 黄緑 ) は入力 NRZ_in を 下から二段目の波形 ( 桃色 ) は PLL の出力 clock_out を 上から二段目の波形 ( 青 ) は出力 Increase を 最上段の波形は出力 Decrease を示している PLL の出力である clock_out のエッジが NRZ_in のデータビット幅の中心で立ち上がるとき Increase と Decrease は同じ時間だけ High になっていることが分かる また このとき Increase と Decrease が High になっている時間幅を等しくするために 図 6.28 に示した Hogge 位相比較器には遅延段が挿入されている 前述した PFD は ロックしているときフィルタの出力にリプルはないが Hogge 位相比較器は図 6.29 に示したように Increase と Decrease が交互に High になり後段に続くチャージポンプを駆動するため フィルタの出力にリプルが発生する また 高調波にロックしてしまう可能性があるという欠点もある [2] Voltage Controlled Delay Line 発振器 前述した Current-Starved VCO( 回路図 : 図 2.6) は電源ノイズの影響を受けやすいという欠点があり また Source-Coupled VCO( 回路図 : 図 2.8) はキャパシタを必要とするためチップ占有面積が大きくなるという欠点がある 図 6.30 に示す電圧制御遅延段を使って VCO を構成すると 電源ノイズに強く レイアウト面積も比較的小さい VCO を設計できる 図 6.30 の遅延段を用いて設計した電圧制御遅延ライン (Voltage Controlled Delay Line:VCDL) 発振器の回路図を図 6.31 に示す 79