第 回電気学会東京支部栃木 群馬支所合同研究発表会 ETT--7 遅延デジタルフィルタの分散型積和演算回路を用いた FPGA 実装の検討 易茹 * 立岩武徳 ( 群馬大学 ) 浅見幸司 ( 株式会社アドバンテスト ) 小林春夫 ( 群馬大学 )
発表内容 研究の背景 目的 分散型積和演算回路 実装の検討 まとめ 今後の課題
発表内容 研究の背景 目的 分散型積和演算回路 実装の検討 まとめ 今後の課題 3
研究の背景 目的 LSI テスタ 電子計測器ではタイミングスキューの影響が問題 デジタル誤差補正が必要 デジタルフィルタを適用 線形位相を保つ 従来の線形位相フィルタ群遅延 : 一定 (T s /) 遅延デジタルフィルタ群遅延 : 任意 ( Δt ) 4
研究の背景 目的 従来の線形位相フィルタ 周波数応答. H( j) インパルス応答 S H ( j) S フーリエ変換 t 遅延デジタルフィルタ S S G( j) S T S -5-4 -3 - - : サンプリング周波数 3 4 5 T S 遅延理想フィルタ T S T S G( j) フーリエ変換 振幅特性は変化しない 位相特性は Δt 分傾く T S G( j) t T S -5-4 -3 - - 3 4 5 インパルス応答を Δt 分シフトする 5 t T S
研究の背景 目的 遅延デジタルフィルタの設計方法 畳み込み積分 t t (a) FIR フィルタ (b) 遅延理想フィルタ 窓関数 t (c) 遅延デジタルフィルタ Koji Asami, Hiroyuki Miyajima, Tsuyoshi Kurosawa, Takenori Tateiwa, Haruo Kobayashi, Timing Skew Compensation Technique using Digital Filter with Novel Linear Phase Condition, IEEE International Test Conference, Austin, TX (Nov.) 6
発表内容 研究の背景 目的 分散型積和演算回路 実装の検討 まとめ 今後の課題 7
分散型積和演算回路 分散型積和演算回路 (Distributed Arithmetic) 定係数の積和演算を LUT( Look-Up Table ) とビットシフトと加算器で効率的に実現する 乗算器を使用しない 小規模回路 低消費電力 8
分散型積和演算回路の式 y K k A k ( b N K n k ) Ak bkn n k 項目 K の係数ベクトル A=[A, A,, A K ] 項目 K の N ビット変数ベクトル =[,,, K ] を固定小数点形のの補数表示で k b と表される ただしb k は符号ビットである 例 : N n k bkn n.375 (). () k 3.5.5.375 9
分散型積和演算回路動作原理 y h h h k k k Look-Up Table γ β α y α h h β h +h h MSB LSB γ h h +h h +h
分散型積和演算回路動作原理 LUT Look-Up Table MSB..... LSB Adder << REG y h k k k y h γ β α y h h h +h h h h +h h +h h
分散型積和演算回路動作原理 LUT Look-Up Table..... MSB h LSB Adder << ( h ) REG h y h h k k k γ β α y h h h +h h h h +h h +h h
分散型積和演算回路動作原理 LUT Look-Up Table..... MSB ( h ) h+h LSB Adder << (h+h+( h ) ) 3 REG y h+h+( h ) h h k k k γ β α y h h h +h h h h +h h +h h
分散型積和演算回路動作原理 (h+h+( h ) ) LUT Look-Up Table..... Adder << 4 REG h+h h+h+(h+h+( h ) ) MSB LSB y k k k (h+h+(h+h+( h ) ) ) h h γ β α y h h h +h h h h +h h +h h
分散型積和演算回路動作原理 (h+h+(h+h+( h ) ) ) LUT Look-Up Table..... MSB h LSB Adder << (h +(h+h+(h+h+( h ) ) ) ) 5 REG y h k k k y γ β α y h +(h+h+(h+h+( h ) ) ) h h h h +h h h h +h h +h h
発表内容 研究の背景 目的 分散型積和演算回路 実装の検討 まとめ 今後の課題 6
実装のための Simlink モデルの検討 LSB MSB X [8] X [] X [] X [8] X [] X [] LUT << X [8] X [] X [] Look-Up Table scaling accum MATLAB および System Generator で Simlink モデルを作成 入力信号 :8 ビット出力信号 :3 ビットサンプリング周波数 :khz 係数は 8 ビットに量子化 7
LUT の検討 LUT の内容 : K k A k b kn の全ての結果 LUT のサイズ : k ワード 指数関数的に増大 LUT のサイズを縮小する必要がある 8
LUT の本質と分割法 A LUT A LUTA A A A 3 A 3 A 4 A 4 LUTB Look-Up Table LUTのサイズ S( k) k 分割の場合 S( k) 3 LUT 内容は付録を参照 9 k k k k k k ( kは偶数の場合 ( kは奇数の場合 ) )
LUT を最適な分割 LUT の分割例 ROM サイズ LUT ワード LUT 5 ワード LUT 6 ワード Adder =48 ワード 5 + 6 =96 ワードサイクル + つに分割 3 つに分割 トレード オフ ROM サイズ 95% 削減 98% 削減 演算スピード サイクル.5% 増加 5% 増加 タップの場合ではトレード オフを考慮して 分割が最適
Simlink モデルに使用したフィルタ係数. タップでブラックマン窓を掛けた場合のインパルス応答 遅延量なし.8.6.4. -. -5-4 -3 - - 3 4 5. Δt=.3 sampling points 遅延量.3 sampling points.8.6.4. -. -5-4 -3 - - 3 4 5 (3) 浅見幸司, 立岩武徳, 黒沢烈士, 易茹, 荒川雄太, 小林春夫 : 線形位相遅延ディジタルフィルタの実装の参考文献検討, 第 3 回 DSPS 教育者会議ポスターセッション東京都市大学,( ).
正弦波を入力した場合の Simlink モデルの有効性確認 出力波形.8.6.4.8.6.4. 入力波形 遅延量なし. -. -.4 -.6 -.8 -.5..5..5.3 -..8 -.4.6 -.6.4 -.8 -.5..5..5.3 遅延量.3 sampling points. -. -.4 -.6 -.8 -.5..5..5.3 Δt=.3 sampling points Simlink モデルの有効性を確認
発表内容 研究の背景 目的 分散型積和演算回路 実装の検討 まとめ 今後の課題 3
まとめ 今後の課題 まとめ 分散型積和演算回路を用いた遅延デジタルフィルタの MATLAB モデルを作成した 係数を入れてモデルの有効性を確認した 今後の課題 作成したプログラムを FPGA に実装する 評価を行う 4
付録 k=4 のときの LUT の内容 A LUT LUT b n b n b 3n b 4n A 4 A 3 4 k A k b kn A 3 + A 4 A A A + A 4 A 3 A + A 3 A + A 3 + A 4 A 4 A Look-Up Table A + A 4 A + A 3 A + A 3 + A 4 A + A A + A + A 4 A + A + A 3 A + A + A 3 + A 4 5
付録 分割した LUT の内容 A LUTA LUTA b n b n 4 k A k b kn A A A A 3 A 4 LUTB A + A LUTB b 3n b 4n A 3 A 4 A 3 + A 4 4 k A k b kn 6