第 8 章プログラマブル論理デバイス 大阪大学大学院情報科学研究科今井正治 E-mail: imai@ist.osaka-u.ac.jp http://www-ise.ist.osaka-u.ac.jp/~imai/ 26/2/5 26, Masaharu Imai
講義内容 PLDとは何か PLA FPGA Gate Arra 26/2/5 26, Masaharu Imai 2
PLD とは何か PLD: Programmable Logic Device 開発現場でプログラム可能な論理デバイス 論理 (Logic) をデータの一部としてプログラム可能な内部構造を持つ PLD のプログラム方式 ワンタイム型 ( 再プログラム不可 ) ヒューズ型 アンチヒューズ型 マルチタイム型 ( 再プログラム可能 ) PROM 型 : 電気消去型, 紫外線消去型 SRAM 型 26/2/5 26, Masaharu Imai 3
講義内容 PLDとは何か PLA FPGA Gate Arra 26/2/5 26, Masaharu Imai 4
PLA の構造 PLA: Programmable Logic Arra 論理を加法標準形で表現 NOT-AND-OR ゲートで実現 AND アレイ OR アレイ AND Arra Input OR Arra Output 26/2/5 26, Masaharu Imai 5
PAL の構造 PAL: OR アレイを固定した PLA の商品名 + + + 26/2/5 26, Masaharu Imai 6
代表的な PLA 製品 型番 メーカ 回路構成 PAL6L8 MMI (7AND + OR) 8 回路 PAL6R8 MMI (8AND + OR + D-FF) 8 回路 PAL2X MMI (2 (2AND+OR)+EXOR+D-FF) 8 回路 PAL22V MMI (8~6AND+OR+ マクロセル ) 8 回路 GAL6V8 LATTICE (8AND+マクロセル) 8 回路 (8 入力 ) GAL2V8 LATTICE (8AND+マクロセル) 8 回路 ( 入力 ) PEEL8CV8 ICT (8AND+マクロセル) 8 回路 26/2/5 26, Masaharu Imai 7
PAL6R8 の内部等価回路 D Q Q D Q Q D Q Q D Q Q 26/2/5 26, Masaharu Imai 8
GAL (Generic Arra Logic) Lattice Logic 社の EEPROM 型 PLD セレクト信号 ( ワード ) セレクト信号 ( ビット ) コントロール ゲート フローティング ゲート N + N + N + P P セレクト信号 ( ワード ) 書込みコントロール信号 コモン 26/2/5 26, Masaharu Imai 9
CPLD(MAX 5) の構造 Logic Arra Block Logic Arra Block Logic Arra Block Logic Arra Block Interconnect Arra Logic Arra Block Logic Arra Block Logic Arra Block Logic Arra Block Logic Arra Block Macrocell Arra Epander Product Term Arra I/O Block I/O Pins 26/2/5 26, Masaharu Imai
講義内容 PLDとは何か PLA FPGA Gate Arra 26/2/5 26, Masaharu Imai
FPGA FPGA: Field Programmable Gate Arra 開発現場 (Field) でプログラム可能なゲートアレイ 反対の概念 MPGA: Mask Programmable Gate Arra 半導体の製造工程でマスクパターンによってプログラム可能なゲートアレイ 26/2/5 26, Masaharu Imai 2
XC4 の内部構造 Switch Matri Switch Matri Switch Matri G C F F 4 C 4 G 4 Q 2 G CLOCK CLB G 3 C 3 F 3 F Q F 2 C 2 G 2 CLB (Configurable Logic Blocks) Switch Matri Switch Matri Switch Matri 26/2/5 26, Masaharu Imai 3
Xilin XC4 の基本論理ブロック C C 2 C 3 C 4 G 4 G 3 G 2 G F 4 F 3 F 2 F CLOCK Look Up Table Look Up Table LUT Selector State D S Q CK E R D S Q CK E R 26/2/5 26, Masaharu Imai 4 State Q 2 G Q F
LUT を用いた論理関数の実現 4 3 2 Look Up Table 2 3 4 2 + 34 2 3 4 26/2/5 26, Masaharu Imai 5
アクテルの基本論理ブロック (ACT2) C モジュール S モジュール D D D D S S Z D D D D S S Z CLR CLK OUT 26/2/5 26, Masaharu Imai 6
セレクタを用いた論理関数の実現 2 n 入力セレクタを用いて, 任意の n + 変数論理関数が実現できる s s s 2 s + s + s2 + s3 s 3 26/2/5 26, Masaharu Imai 7
2 n 入力セレクタを用いた n 変数論理関数の実現 (n = 2) s s s 2 s 3 f (,) s s s 2 s 3 f (,) + + + + 26/2/5 26, Masaharu Imai 8
4 入力セレクタを用いた 3 変数論理関数の実現 s, s s s に, を割当る,, 2 3,,, s s s 2 s 3 s + + + s s s 2 3 s s s 2 s 3 '', + ' ' +, f =, + 26/2/5 26, Masaharu Imai 9
FPGA/CPLD の実現方式の例 プログラム技術基本論理ブロック配線構造 代表的なメーカ名 SRAM ルックアップテーブル 対称アレイ型 Xilin アンチヒューズセレクタチャネル型 Actel アンチヒューズセレクタ対称アレイ型 Quick Logic EPROM PLD ブロック PLD アレイ型 Altera EEPROM PLD ブロック PLD アレイ型 AMD 26/2/5 26, Masaharu Imai 2
FPGA のプログラム技術の比較 プログラム技術揮発性再書込み面積 抵抗値 (kω) 容量 (ff) SRAM セル 酸化膜系アンチヒューズ アモルファスシリコンアンチヒューズ EPROM EEPROM Y 可 ( チップ内 ) 大.2~2 ~2 N 不可小 ~.5 3~5 N 不可最小 N N 可 ( チップ外 ) 可 ( チップ内 ).5~.8 ~ 小 2~4 ~2 中 2~4 ~2 26/2/5 26, Masaharu Imai 2
講義内容 PLDとは何か PLA FPGA Gate Arra 26/2/5 26, Masaharu Imai 22
ゲートアレイの種類 チャネル型 チャネル領域に配線 チャネルレス型 SoG: Sea of Gate 基本セルの上に配線 基本セル 配線用チャネル 26/2/5 26, Masaharu Imai 23
ゲートアレイの基本セル 26/2/5 26, Masaharu Imai 24
NOT ゲートの実現 論理記号 基本セルを用いた実装 CMOS トランジスタ回路 V DD V DD GND GND 26/2/5 26, Masaharu Imai 25
NAND ゲートの実現 論理記号 基本セルを用いた実装 V DD CMOS トランジスタ回路 V DD GND GND 26/2/5 26, Masaharu Imai 26
NOR ゲートの実現 論理記号 + 基本セルを用いた実装 V DD CMOS トランジスタ回路 V DD + + GND GND 26/2/5 26, Masaharu Imai 27