vhdl #vhdl

Transcription

1 vhdl #vhdl

2 1 1: vhdl Examples 2 2 VHDL GHDL 7 Modelsim 8 9 VHDL

3 : DDFF Examples 23 DDFF DFF 29 DFF std_ulogicdff : VHDL

4 Examples VHDL VHDL : Examples : Examples : Examples : 58

5 58 Examples : Examples : Examples ROM 65 LIFO 65 10: Examples : 72 Examples : - 73 Examples

6 You can share this PDF with anyone you feel could benefit from it, downloaded the latest version from: vhdl It is an unofficial and free vhdl ebook created for educational purposes. All the content is extracted from Stack Overflow Documentation, which is written by many hardworking individuals at Stack Overflow. It is neither affiliated with Stack Overflow nor official vhdl. The content is released under Creative Commons BY-SA, and the list of contributors to each chapter are provided in the credits section at the end of this book. Images may be copyright of their respective owners unless otherwise specified. All trademarks and registered trademarks are the property of their respective company owners. Use the content presented in this book at your own risk; it is not guaranteed to be correct nor accurate, please send your feedback and corrections to 1

7 1: vhdl をいめる VHDL は VHSICHDL ハードウェアのです ハードウェアとして にをまたはモデルするために されます VHDL は のモデルにされるあいまいをするモデルとともに とのをにするをするの で をするのになです VHDL は シミュレーションとの 2 つのなるコンテキストでされます のためにされると コー ドは モデルされたのハードウェアにされます VHDL のサブセットのみがにでき サポートさ れているはされていません これは されるエンジンおよびターゲットハードウェアデバイスのである VHDL をシミュレーションにすると ハードウェアのをモデリングするためにすべての ができます バージョン バージョン IEEE IEEE IEEE IEEE IEEE 1076c IEEE Examples インストールまたはセットアップ VHDLプログラムはシミュレーションまたはすることができます シミュレーションは のプログラミングのほとんどのにています は VHDLプログラムをゲートのネットワークにします くのVHDLシミュレーションおよびツールは Electronic Design AutomationEDAスイートのです Verilog SystemVerilog SystemCなどののハードウェアHDLもにします いくつかのフリーでオープンソースのアプリケーションがします VHDL シミュレーション GHDL は おそらくもしたフリーでオープンソースの VHDL シミュレータです されるバックエン ドにじて gcc llvm または mcode 3 のフレーバーがされます のは GHDL mcode バージョンと 2

8 メンターグラフィックスのの HDL シミュレータである mcode GNU / Linux オペレーティングシステ ムでするをしています のツールやのオペレーティングシステムとによくています こんにちは をむ hello_world.vhd ファイルをします -- File hello_world.vhd entity hello_world is end entity hello_world; architecture arc of hello_world is assert false report "Hello world!" severity note; end architecture arc; VHDL コンパイルユニットは でコンパイルできるな VHDL プログラムです エンティティは デジタルのインタフェース すなわちそのおよびポートをするためにされる VHDL コンパイルで す このでは entity は hello_world です たちがモデリングしているはブラックボックスです ももありません アーキテクチャーはのタイプのコンパイルです それらはに entity けられ デジタルのをするためにされます 1 つのエンティティは エンティティのをする 1 つのアーキテクチャをつことができます このでは エンティティは 1 つの VHDL ステートメントだけをむ arc というアーキテクチャにけられています assert false report "Hello world!" severity note; ステートメントは シミュレーションのにされ Hello world! をし Hello world! メッセージをにします これもするがないため シミュレーションはします たちがいた VHDL ソースファイルに は 2 つのコンパイルユニットがまれています それらを 2 つのなるファイルにすることはできましたが それらのファイルをなるファイルにすることはできませんでした コンパイルはに 1 つのソースファイルにまれているがあります このアーキテクチャはゲートにできるをしていないためできないことにしてください し GHDL でプログラムをする $ mkdir gh_work $ ghdl -a --workdir=gh_work hello_world.vhd $ ghdl -r --workdir=gh_work hello_world hello_world.vhd:6:8:@0ms:(assertion note): Hello world! gh_work ディレクトリは GHDL がするファイルをするディレクトリです これは workdir=gh_work オプションの --workdir=gh_work です フェーズでは のしさをチェックし ソースファイルにあるコンパイルをするテキストファイルをします フェーズはにプログラムをコンパイル リンク します GHDL の mcode では バイナリファイルはされないことにしてください プログラムをシミュレートするたびに プログラムがコンパイルされます gcc または llvm バージョンはなるをします また ghdl -r は ghdl -a とに VHDL ソースファイルのではなく コンパイ 3

9 ルのをとることにしてください たちの entity をし entity 1 つの architecture しかけられていないため シミュレートする architecture をするはありません Modelsim をって $ vlib ms_work $ vmap work ms_work $ vcom hello_world.vhd $ vsim -c hello_world -do 'run -all; quit'... # ** Note: Hello world! # Time: 0 ns Iteration: 0 Instance: /hello_world... vlib vmap vcom vsim は vcom がする 4 つのコマンドです vlib は されたファイルがされる ディレクトリ ms_work をします vmap は vlib でされたディレクトリを work にけます vcom は VHDL ソースファイルをコンパイルし デフォルトではを work にけられたディレクトリにします に vsim はプログラムをシミュレートし GHDL とじのをします vsim がめているのは ソース ファイルではなく すでにコンパイルされたコンパイルユニットのです -c オプションをすると シミュレータはデフォルトのグラフィカルユーザーインターフェイス GUI モードではなくコマ ンドラインモードでされます -do オプションは デザインをロードしたにする TCL スクリプトを すためにされます TCL は EDA ツールでにされるスクリプトです -do オプションのは ファ イルのでも こののように TCL コマンドのでも -do ません run -all; quit またはにそれがにく - - その することがにするまでシミュレーションをするシミュレータをします カウンタ -- File counter.vhd -- The entity is the interface part. It has a name and a set of input / output -- ports. Ports have a name, a direction and a type. The bit type has only two -- values: '0' and '1'. It is one of the standard types. entity counter is port( clock: in bit; -- We are using the rising edge of CLOCK reset: in bit; -- Synchronous and active HIGH data: out natural -- The current value of the counter ); end entity counter; -- The architecture describes the internals. It is always associated -- to an entity. architecture sync of counter is -- The internal signals we use to count. Natural is another standard -- type. VHDL is not case sensitive. signal current_value: natural; signal NEXT_VALUE: natural; -- A process is a concurrent statement. It is an infinite loop. process -- The wait statement is a synchronization instruction. We wait -- until clock changes and its new value is '1' (a rising edge). wait until clock = '1'; 4

10 -- Our reset is synchronous: we consider it only at rising edges -- of our clock. if reset = '1' then -- <= is the signal assignment operator. current_value <= 0; else current_value <= next_value; -- Another process. The sensitivity list is another way to express -- synchronization constraints. It (approximately) means: wait until -- one of the signals in the list changes and then execute the process -- body. Sensitivity list and wait statements cannot be used together -- in the same process. process(current_value) next_value <= current_value + 1; -- A concurrent signal assignment, which is just a shorthand for the -- (trivial) equivalent process. data <= current_value; end architecture sync; こんにちは な "Hello world" をするはたくさんあります VHDL のメッセージ おそらくもなものはのような ものです -- File hello_world.vhd entity hello_world is end entity hello_world; architecture arc of hello_world is assert false report "Hello world!" severity note; end architecture arc; カウンタのシミュレーション シミュレーション VHDL デザイン Design Under Test または DUT のシミュレーションは なくともの VHDL デザイン です DUTのポートとポートにするをします DUTをインスタンスし そのポートをされたにします DUTのポートにされたをするプロセスをインスタンスします オプションで シミュレーションでは インターフェイスのトラフィックジェネレータ プロト 5

11 コルをチェックするモニタ DUT のベリファイアなど DUT のデザインをインスタンスできます シミュレーションがされ されされます ほとんどのシミュレータは するのセットをし グラフィカルなをプロットし ソースコードにブレークポイントをれ ソースコードでステップするをします... には シミュレーションはなテストとしてであるがあります つまり DUT のをにし なエラー メッセージをし DUT のなをするがあります このようなシミュレーションがな DUT のあらゆ るにして シミュレーショントレースのでエラーがしやすいをとせずに にしいことをすることができます には なシミュレーションをすることはです DUT そのものをするよりも しばしばである このでは カウンタのシミュレーションをします GHDL と ModelSim をしてすると GHDL で GTKWave をし Modelsim でみみのビューアをしてグラフィカルをするをします に シミュレ ーションのいについてしますそれらをめるは カウンタの 1 シミュレーション カウンタには 2 つのポートと 1 つのポートがあります になシミュレーションはのようなものです -- File counter_sim.vhd -- Entities of simulation environments are frequently black boxes without -- ports. entity counter_sim is end entity counter_sim; architecture sim of counter_sim is -- One signal per port of the DUT. Signals can have the same name as -- the corresponding port but they do not need to. signal clk: bit; signal rst: bit; signal data: natural; -- Instantiation of the DUT u0: entity work.counter(sync) port map( clock => clk, reset => rst, data => data ); -- A clock generating process with a 2ns clock period. The process -- being an infinite loop, the clock will never stop toggling. process clk <= '0'; 6

12 wait for 1 ns; clk <= '1'; wait for 1 ns; -- The process that handles the reset: active from ning of -- simulation until the 5th rising edge of the clock. process rst <= '1'; for i in 1 to 5 loop wait until rising_edge(clk); end loop; rst <= '0'; wait; -- Eternal wait. Stops the process forever. end architecture sim; GHDL によるシミュレーション GHDL でこれをコンパイルしてシミュレートしましょう $ mkdir gh_work $ ghdl -a --workdir=gh_work counter_sim.vhd counter_sim.vhd:27:24: unit "counter" not found in 'library "work"' counter_sim.vhd:50:35: no declaration for "rising_edge" に エラーメッセージが 2 つのなことをえてくれます GHDLアナライザーは たちのデザインがcounterというのエンティティをインスタンスして いますが このエンティティはライブラリの work つからないことをしました これは counter_sim に counter コンパイルしなかったためです エンティティをインスタンスする VHDL デザインをコンパイルする ボトムレベルはにトップレベルよりにコンパイルするが ありますデザインもトップダウンでコンパイルできcomponent エンティティではなく componentをインスタンスするのみ たちのデザインでされているrising_edgeはされていません これは このがVHDL 2008で されたことと このバージョンのをするように GHDL にしていないためですデフォルトで VHDL 1993 と VHDL 1987 のをします 2 つのエラーをし シミュレーションをしましょう $ ghdl -a --workdir=gh_work --std=08 counter.vhd counter_sim.vhd $ ghdl -r --workdir=gh_work --std=08 counter_sim sim ^C とシミュレーションには --std=08 オプションがであることにしてください また ソースファイルではなく エンティティ counter_sim architecture sim でシミュレーションをしたことにもしてください 7

13 たちのシミュレーションではしてプロセスがしないためクロックをするプロセス シミュレーションはせず でするがあります わりに を --stop-time オプションですることができます $ ghdl -r --workdir=gh_work --std=08 counter_sim sim --stop-time=60ns ghdl:info: simulation stopped by --stop-time つまり シミュレーションでは DUT のについてはほとんどえてくれません シグナルののをファ イルにダンプしましょう $ ghdl -r --workdir=gh_work --std=08 counter_sim sim --stop-time=60ns --vcd=counter_sim.vcd Vcd.Avhpi_Error! ghdl:info: simulation stopped by --stop-time エラーメッセージをしてください これは GHDL でするがあり はありません counter_sim.vcd ファイルがされました これは シミュレーションにすべてのを VCDASCII でんでいます GTKWave は するグラフィカルなをすることができます $ gtkwave counter_sim.vcd カウンタがどおりにすることがわかります Modelsim でシミュレーションする は Modelsim とまったくじです $ vlib ms_work... $ vmap work ms_work

14 $ vcom -nologo -quiet counter.vhd counter_sim.vhd $ vsim -voptargs="+acc" 'counter_sim(sim)' -do 'add wave /*; run 60ns' vsim される -voptargs="+acc" オプションにしてくださいシミュレータが data をするのをぎ でそれ をることができます にするシミュレーション どちらのシミュレータでも わりのないシミュレーションをしたり のオプションでをするがありました これはあまりではありません くの シミュレーションのをすることはです のにすると たとえばカウンタののが 20 にすると シミュレーションの VHDL コードのからシミュレー ションをするほうがずっといでしょう これは シミュレーションのアサーションでできます リセットをするプロセス process rst <= '1'; for i in 1 to 5 loop wait until rising_edge(clk); end loop; rst <= '0'; loop wait until rising_edge(clk); assert data /= 20 report "End of simulation" severity failure; end loop; data が 20 となるり シミュレーションはされます data が 20 にすると シミュレーションがクラ ッシュし エラーメッセージがされます 9

15 $ ghdl -a --workdir=gh_work --std=08 counter_sim.vhd $ ghdl -r --workdir=gh_work --std=08 counter_sim sim counter_sim.vhd:90:24:@51ns:(assertion failure): End of simulation ghdl:error: assertion failed from: process work.counter_sim(sim2).p1 at counter_sim.vhd:90 ghdl:error: simulation failed シミュレーションのみをコンパイルしたことにしてください これは されたのデザインであり トップレベルです 々はのだった counter.vhd 々はのコンパイルしなければならなかっただろう counter.vhd それがされたためと counter_sim.vhd それはにしているため counter.vhd エラーメッセージでシミュレーションをクラッシュさせることはあまりではありません シミュレーションメッセージをにして テストがしたかどうかをするにもになるがあります よりい よりされたソリューションは にするとすべてのプロセスをすることです これは えば boolean エンド オブ シミュレーション eof をえることによってうことができる デフォルトでは シミュレーションのに false にされ false たちのプロセスの 1 つは シミュレーションがするがたときにそれを true し true のすべてのプロセスはこのシグナルをし それが true になるとの wait し true signal eos: boolean;... process clk <= '0'; wait for 1 ns; clk <= '1'; wait for 1 ns; if eos then report "End of simulation"; wait; process rst <= '1'; for i in 1 to 5 loop wait until rising_edge(clk); end loop; rst <= '0'; for i in 1 to 20 loop wait until rising_edge(clk); end loop; eos <= true; wait; $ ghdl -a --workdir=gh_work --std=08 counter_sim.vhd $ ghdl -r --workdir=gh_work --std=08 counter_sim sim counter_sim.vhd:120:24:@50ns:(report note): End of simulation に パッケージ env とそれがした stop と finish をって VHDL 2008 にされたさらにれたソリューシ ョンがあります 10

16 use std.env.all;... process rst <= '1'; for i in 1 to 5 loop wait until rising_edge(clk); end loop; rst <= '0'; for i in 1 to 20 loop wait until rising_edge(clk); end loop; finish; $ ghdl -a --workdir=gh_work --std=08 counter_sim.vhd $ ghdl -r --workdir=gh_work --std=08 counter_sim sim simulation VHDL のシミュレーションセマンティクスの このでは VHDLのもなの1つ すなわちシミュレーションのセマンティクスをいます VHDLのけであり くのがされたされたビューをしますプロセスの VHDLきインタフェース シェア... なセマンティクスにのあるは LRMをするがあります と ほとんどのなプログラミングはをします それらはバリューコンテナです をして にをします a = 15; にされているをみんでのステートメントですることができます if(a == 15) { print "Fifteen" } VHDL はもし ほとんどのとまったくじをっています しかし VHDL はまた ののバリューコン テナをしています はまた をし りてられ みすこともできる シグナルにできるのタイプは とほぼじです だから 2 のバリューコンテナをつはですかこのへのえはであり のです とのいをすることは VHDL でかをプログラムしようとするにまずうべきことです なとして このいをしましょう のすべてのコードスニペットはプロセスのです たちはプロセスがであるかをでていきます 11

17 tmp := a; a := b; b := tmp; a と b れえます これらの 3 つのをした a のしいは b のいであり にそのである ほとんどのプロ グラミングとに 3 の tmp がです のわりにシグナルをれえるは のようにします r <= s; s <= r; または s <= r; r <= s; じで 3のなをとせずに VHDL<= は := とはなります 2のをてみましょう ここでは printサブプログラムがそのパラメータの10をするとしています aがで そののが15のは をします a := 2 * a; a := a - 5; a := a / 5; print(a); されます 5 たちは デバッガのステップでこのステップをすると たちは のをすることができ の に 5 からを a しかし s がで のが 15 のは のようにします s <= 2 * s; s <= s - 5; s <= s / 5; print(s); wait on s; print(s); されます 15 3 デバッガでこのステップをステップごとにすると wait のまで s のはされません さらに s は 12

18 15,30,25 または 5 ではなく 3 になります このようななは のセクションでするように デジタルハードウェアのなにします VHDL はハードウェア HDL であり にはである VHDL プログラムは してされるプログラムの です これらのプログラムはプロセスとばれます P1: process instruction1; instruction2;... instructionn; end process P1; P2: process... end process P2; プロセスは モデリングしているハードウェアと してわらず ループです のをした はのからされます 1 つのまたはのをサポートするプログラミングとに スケジューラは VHDL シミュレーションに するプロセスおよびいつをするがあります さらに このは プロセスおよびのためののをする スケジューリング スケジューラは すべてのプロセスのリストをし それらのそれぞれのために することができ のを running run-able または suspended くの running プロセスは 1 つで のプロセスです のプロセスが wait をしないり プロセスはをし のプロセスがされるのをぎます VHDL スケジ ューラはプリエンプティブではありません をし のプロセスをさせるのはそれぞれのプロセスのです これは VHDL のがにするの 1 つです フリーランニングプロセスです P3: process variable a: integer; a := s; a := 2 * a; r <= a; end process P3; a はローカルでされ シグナル s と r はよりいレベルでされます VHDL は それらをす るプロセスにとってローカルであり のプロセスではられません のプロセスはまた のをでき それは プロセスのつとしてじではありません a P3 13

19 スケジューラが P3 プロセスをするとすぐに シミュレーションがし シミュレーションののがもうしなくなり これをするのはシミュレーションをまたはすることです そのは P3 が wait ステートメントをっておらず そのために 3 つのをループしてに running にとどまるためです それが run-able であっても するはのどのプロセスにもえられません wait をむプロセスでもじがするがあります P4: process variable a: integer; a := s; a := 2 * a; if a = 16 then wait on s; r <= a; end process P4; VHDL は = です s が 3 であるにプロセス P4 がされると a = 16 はしてでないので それはにされる たちの VHDL プログラムにこのようなプロセスがまれていないとしよう のプロセスが wait をする と のプロセスはすぐにされ スケジューラは suspended にします wait は プロセス run-able び run-able になるためのもします wait on s; s がするまでをすることをします このはスケジューラによってされます スケジューラは runable からのプロセスをし running にしてします run-able すべてのプロセスがされ されるまで じことがりされます なのプロセスが run-able VHDL ではスケジューラが run-able プロセスをどのようにするかはされていません その シミュレータ シミュレータのバージョン オペレーティングシステムなどにじて じ VHDL モデルの 2 つのシミュレーションがなるをい するのプロセスをするがあります このがシミュレーションにをえる VHDL はであるとえるでしょう はましくないので なをけることはプログラマーのです いにも VHDL がこれをし これががにるです とプロセス VHDL は 2 つののをしてをします 1. プロセスはのみでをできます signal r, s: integer; -- Common to all processes

20 P5: process variable a: integer; -- Different from variable a of process P6 a := s + 1; r <= a; a := r + 1; wait on s; end process P5; P6: process variable a: integer; -- Different from variable a of process P5 a := r + 1; s <= a; wait on r; end process P6; VHDL のコメントからびる -- ラインのわりに 2. プロセスのに VHDL のはしません がりてられるたびに りてられたがスケジューラによってされますが ののはされません これは りてられたにしいをとるとのもう 1 つのきないです のプロセス P5 をて それがスケジューラによってされたときに a=5 s=1 および r=0 とする a := s + 1; し a := s + 1;a := s + 1;a のがし となる の r <= a; するとき r <= a; r されるのは a 2 の しいです しかし r はであり r ののはまだ 0 です したがって a := r + 1;a は でうようにちに であり ではありません r にしいをるでしょうかスケジューラーがなすべてのプロセスをし スケジューラーがすべてされた これは 1 デルタサイクルともばれます スケジューラは にりてられたすべてのをべ にのをするだけです VHDL シミュレーションは フェーズとフェーズのにわれます では のは されます には フェーズとのフェーズとのに のデルタがしたとする これはリアルタイムではありません デルタサイクルにはなはありません このメカニズムにより VHDL はです プロセスはとのみでき プロセスのははしません した がって プロセスのはではありません にシグナルはしません が P5.a=5 P6.a=10 s=17 r=0 であり スケジューラが P5 にし P6 にすることをしたプロセス P5 および P6 のは 2 つのの プ ロセスのをしたののとのをしています プロセス / P5.a P6.a s.current s.next r.current r.next P5 / a := s P5 / r <= a P5 / a := r P5 / wait on s

21 プロセス / P5.a P6.a s.current s.next r.current r.next P6 / a := r P6 / s <= a P6 / wait on r じで スケジューラが P6 にし P5 にすることをした プロセス / P5.a P6.a s.current s.next r.current r.next P6 / a := r P6 / s <= a P6 / wait on r P5 / a := s P5 / r <= a P5 / a := r P5 / wait on s わかるように 2 つのプロセスをしたのは がじでもじです このなりてのセマンティクスは VHDL のがにする 2 のタイプのの 1 つです つまり 1 つのデルタ サイクルだけしているためにりてがらかにしません デバッガでプロセス P5 にすると r が 18 にりてられ a が r + 1 にりてられ a a のは 19 で a とされますが デバッガはに r=0 かつ a=1... じフェーズでじをりてることができます この ののをするのはのりてです のは まったくされていないとくじように まったくがありません たちのをするですのスワッピングのにって をしてみてください process --- s <= r; r <= s;

22 に r と s を 3 のなをとせずにれえるはのとおりです process --- r <= s; s <= r; --- にであろう また なぜ s がでのが 15 であるのかをしてください そして のようにします process --- s <= 2 * s; s <= s - 5; s <= s / 5; print(s); wait on s; print(s); --- s の 2 つのりてはがなく なぜ s がに 3 にりてられ なぜ 2 つのされたが 15 と 3 であるのか な ハードウェアをモデルするには あるでられたなをモデルすることがにです これは VHDL でど のようにうことができるかのです このでは カウンタをモデルしています これは コンパイルおよびシミュレートできるなの VHDL コードです -- File counter.vhd entity counter is end entity counter; architecture arc of counter is signal clk: bit; -- Type bit has two values: '0' and '1' signal c, nc: natural; -- Natural (non-negative) integers P1: process clk <= '0'; wait for 10 ns; -- Ten nano-seconds delay clk <= '1'; wait for 10 ns; -- Ten nano-seconds delay end process P1; P2: process if clk = '1' and clk'event then c <= nc; wait on clk; 17

23 end process P2; P3: process nc <= c + 1 after 5 ns; -- Five nano-seconds delay wait on c; end process P3; end architecture arc; プロセス P1 では wait は までたようにのがするまで wait するのではなく のするためにされます このプロセスは クロックジェネレータをモデルします clk はシステムのクロックで 20 ns50 MHz でであり デューティ サイクルをっています プロセス P2 は clk ちがりエッジが clk した その nc を c にりて に clk のをつレジスタをモデルする プロセス P3 は その c を 1 だけインクリメントしてその nc... に 5ns のでりてるインクリメンタをモデ ルする に c がわるまでちます これもしいものです これまではにのようにをりてました s <= value; のセクションでしたから のうちにのものにできます s <= value; -- after delta このデジタルハードウェアシステムは のですことができます のと デルタでされたながあることをると T はナノでされたであり D はである T+D をす 2 をするデルタのななしで な VHDL シミュレーションのなの 1 つは まだしていないことです フェーズ すべてのプロセスが suspended になります たちは スケジューラがりてられたのをすることをにべました しかし 々のカウンタのでは clk c nc をにするかはどうですかに suspended のプロセスと run-able のプロセスではがこりますか なただしされたシミュレーションアルゴリズムは のとおりです 18

24 1. Tcを0 + 00ns 0デルタ - サイクルにする すべてのをする waitでするまで プロセスをします りてのとをします プロセスがするためのをしますまたは のTnをのでもくします wait for <delay> によってされたプロセスの がする 2. シミュレーションサイクル Tc=Tn なをする されたの1つののをっていたすべてのプロセスをrun-ableにします wait for <delay> ステートメントのwait for <delay> によってされ がTcすべてのプロセスをrun-ableにします なすべてのプロセスをするまでします りてのとをします プロセスがするためのをしますまたは のTnをのでもくします wait for <delay> によってされたプロセスの がする Tnがのは シミュレーションをします さもなければ しいシミュレーションサイクルをしてください マニュアルシミュレーション として のカウンタでされたシミュレーションアルゴリズムをでしましょう 々は いくつかのプロセスがである は P3 > P2 > P1 となるようににします のは およびのシミュレーションサイ クルのシステムののをしています には のがされるのがあります てがされると のが a あり のが T+D + デルタ サイクルで b になる a/b@t+d ように 3 つののは されたプロセスをするをし ますするがあるのまたはプロセスをする フェーズ オペレーション Tc Tn clk c nc P1 P2 P3 のをする すべてのをする '0' 0 0 P3/nc<=c+1 after 5 ns '0' 0 0/ P3/wait on c '0' 0 0/ c 19

25 オペレーション Tc Tn clk c nc P1 P2 P3 P2/if clk='1' '0' 0 0/ c P2/end if '0' 0 0/ c P2/wait on clk '0' 0 0/ clk c P1/clk<='0' '0' / / clk c P1/wait for 10 ns '0' / / clk c にする '0' / / clk c シミュレーションサイクル 1 オペレーション Tc Tn clk c nc P1 P2 P3 のをする '0' / / clk c をする '0' 0 0/ clk c にする '0' 0 0/ clk c のシミュレーションサイクルでは 3 つのプロセスのいずれもレジュームがたされていないため フェーズはありません P2 は clk をっていて clk にトランザクションがありますが いとしいがじであるため これはのではありません シミュレーションサイクル 2 オペレーション Tc Tn clk c nc P1 P2 P3 のをする '0' 0 0/ clk c をする '0' clk c にする '0' clk c び フェーズはありません nc されましたが プロセスは nc でしていません シミュレーションサイクル 3 オペレーション Tc Tn clk c nc P1 P2 P3 のをする '0' clk c 20

26 オペレーション Tc Tn clk c nc P1 P2 P3 をする '0' clk c P1/clk<='1' '0' / clk c P1/wait for 10 ns '0' / clk c にする '0' / clk c シミュレーションサイクル 4 オペレーション Tc Tn clk c nc P1 P2 P3 のをする '0' / clk c をする '1' clk c P2/if clk='1' '1' c P2/c<=nc '1' 0/ c P2/end if '1' 0/ c P2/wait on clk '1' 0/ clk c にする '1' 0/ clk c シミュレーションサイクル 5 オペレーション Tc Tn clk c nc P1 P2 P3 のをする '1' 0/ clk c をする '1' clk c P3/nc<=c+1 after 5 ns '1' clk P3/wait on c '1' clk c にする '1' clk c 1はそれをえることがncがでスケジュールされるだろう15+2 々がそれをスケジュールしながら 15+0 の 10+2 にゼロのここで5 ns をえると デルタサイクルはする に デルタサイクルは じTするなるシミュレーションT+0 T+1... をするためにのみである ながするとすぐに デルタサイクルをリセットすることができます 21

27 シミュレーションサイクル 6 オペレーション Tc Tn clk c nc P1 P2 P3 のをする '1' clk c をする '1' clk c にする '1' clk c び フェーズはありません nc されましたが プロセスは nc でしていません シミュレーション... みみをけるためににりえます オンラインで vhdl をいめるをむ をいめる 22

28 2: D フリップフロップ DFF およびラッチ D フリップフロップ DFF およびラッチはメモリである DFF は クロックのまたはのエッジでを サンプリングしますではない ラッチはイネーブルの 1 つのレベルでトランスペアレントであり ではされます のは そのいをしています VHDL の DFF やラッチのモデリングはですが するがあるながいくつかあります DFFとラッチのVHDLモデルのい のエッジをする またはのセットまたはリセットをする Examples D フリップフロップ DFF すべてので clkはです dはであり qは srstはアクティブハイのリセットで srstnはアクティブローリセット arstはアクティブハイのリセットであり arstnはアクティブローのリセットで sset 23

29 はアクティブなセットで ssetnはアクティブローセットで asetはアクティブなセットであり asetnはアクティブローのセットです すべてのは タイプ ieee.std_logic_1164.std_ulogic です されるシンタックスは すべてのロジックシンセサイザでしいにつながるシンタックスです わりのシンタックスについては クロックエッジのをしてください ちがりエッジクロック process(clk) if rising_edge(clk) then q <= d; ちがりエッジクロック process(clk) if falling_edge(clk) then q <= d; ちがりエッジクロック アクティブハイリセッ ト process(clk) if rising_edge(clk) then if srst = '1' then q <= '0'; else q <= d; ちがりエッジ クロック アクティブ ハイ リセ 24

30 ット process(clk, arst) if arst = '1' then q <= '0'; elsif rising_edge(clk) then q <= d; ちがりエッジクロック アクティブローリセッ ト アクティブハイセット process(clk, arstn) if arstn = '0' then q <= '0'; elsif falling_edge(clk) then if sset = '1' then q <= '1'; else q <= d; ちがりエッジクロック アクティブハイリセッ ト アクティブローセット set はリセットよりもがい process(clk, arst, asetn) if asetn = '0' then q <= '1'; elsif arst = '1' then q <= '0'; elsif rising_edge(clk) then q <= d; ラッチ 25

31 すべてので enはイネーブル dはであり qは srstはアクティブハイのリセットで srstnはアクティブローリセット arstはアクティブハイのリセットであり arstnはアクティブローのリセットで ssetはアクティブなセットで ssetnはアクティブローセットで asetはアクティブなセットであり asetnはアクティブローのセットです すべてのは タイプ ieee.std_logic_1164.std_ulogic です されるシンタックスは すべてのロジックシンセサイザでしいにつながるシンタックスです わりのシンタックスについては クロックエッジのをしてください アクティブハイイネーブル process(en, d) if en = '1' then q <= d; アクティブローイネーブル process(en, d) if en = '0' then q <= d; アクティブハイイネーブル アクティブハイリ セット process(en, d) if en = '1' then if srst = '1' then 26

32 q <= '0'; else q <= d; アクティブハイイネーブル アクティブハイリ セット process(en, d, arst) if arst = '1' then q <= '0'; elsif en = '1' then q <= d; アクティブローイネーブル アクティブローリ セット アクティブハイセット process(en, d, arstn) if arstn = '0' then q <= '0'; elsif en = '0' then if sset = '1' then q <= '1'; else q <= d; アクティブハイイネーブル アクティブハイリ セット アクティブローセット set はリセットよりもがい process(en, d, arst, asetn) if asetn = '0' then q <= '1'; 27

33 elsif arst = '1' then q <= '0'; elsif en = '1' then q <= d; クロックエッジ Whith VHDL 2008 クロックのが bit であれば boolean ieee.std_logic_1164.std_ulogic または ieee.std_logic_1164.std_logic クロックエッジをちがりエッジでコーディングすることができま す if rising_edge(clock) then if clock'event and clock = '1' then -- type bit, std_ulogic or std_logic if clock'event and clock then -- type boolean ちがりエッジ if falling_edge(clock) then if clock'event and clock = '0' then -- type bit, std_ulogic or std_logic if clock'event and not clock then -- type boolean これは シミュレーションとのにして どおりにします std_ulogic タイプののちがりエッジのは if clock'event and clock = '1' then よりもしです えば の rising_edge は なるをっています おそらくのためのをらなくても それはシミュレーションのためにることができる rising_edge および falling_edge のをくします のバージョンの VHDL では これらのをするために パッケージのをにするがあるかもしれません eg ieee.numeric_bit bit い rising_edge および falling_edge をして クロックのエッジをしないでください いくつかのシンセサイザーは がクロックであるとづけることができます ヒントクロックのエッジをするには シフトレジスタのをサンプリングし シフトレジスタのさまざまなステージでサンプリングされたをすることがよくあります D フリップフロップ DFF のモデリングでは クロックのエッジのをにすることがです エッジは のからのへのです えば 々は ののちがりエッジにすることができ bit 2 つのをとり VHDL '0' と '1' からとして '0' に '1' boolean の true false から true へのとしてすることができます くの よりながされます たとえば ieee.std_logic_1164.std_ulogic は bit または boolean ようにですが 2 ではなく 9 つのがあります 28

34 'U' 'X' '0' にレベル '1' にレベル 'Z' インピーダンス 'W' い 'L' いレベル 'H' いレベル '-' にしない このようなのちがりエッジをするのは bit または boolean より bit です たとえば '0' から '1' へ '1' であるとできます しかし それが '0' または 'L' から '1' または 'H' へのであるとすることもで きます これは のためにするこの 2 のである rising_edge(signal s: std_ulogic) でされた ieee.std_logic_1164 エッジをするさまざまなをするときは のをすることがです モデリングのをにれることもですシミュレーションのみかかこれをいくつかのでしましょう タイプ ビットのちがりエッジ DFF signal clock, d, q: bit;... P1: process(clock) if clock = '1' then q <= d; end process P1; には なシミュレーションセマンティクスのから プロセス P1 はちがりエッジトリガ DFF をモデ ルします q <= d りては のにのみされます clock これはのリストがするものですにし clockののは '1' です clock はタイプ ビットであり タイプ ビットは '0' と '1' しかたないので これはビット タイプの のちがりエッジとしてしたものです どんなシミュレーターでもこのモデルをできます 29

35 ロジックシンセサイザーの でするように はしです アクティブ ハイ リセットおよびタイプ ビットをえたちがりエッジDFF たちの DFF にアクティブハイリセットをするために のようなものをすことができます signal clock, reset, d, q: bit;... P2_BOGUS: process(clock, reset) if reset = '1' then q <= '0'; elsif clock = '1' then q <= d; end process P2_BOGUS; しかし これはしません される q <= d てのは clock りエッジ reset = '0' なければなりません しかし 々がモデルしたのは clockまたはresetまたはがされ reset = '0' および clock = '1' これはじではありません clock = '1' '0' に reset が '1' から '0' すると clock ちがりエッジではない にりてがされます のけをりずに VHDL でこれをモデルするはありません P2_OK: process(clock, reset) if reset = '1' then q <= '0'; elsif clock = '1' and clock'event then q <= d; end process P2_OK; clock'event は clock される event です boolean としてされ のフェーズののフェーズで clock されたにのみ true となります これにより プロセス P2_OK はシミュレーションおよびでなものをにモデルするようになりました セマンティクス くのロジックシンセサイザは VHDL モデルのセマンティクスではなく パターンにづいてエッ ジをします いえれば らは VHDL コードがどんなるいをしているのかをえません それらがす べてするパターンの 1 つはのとおりです 30

36 if clock = '1' and clock'event then したがって プロセス P1 のでも すべてのロジックシンセサイザでモデルをできるようにするには それをするがあります signal clock, d, q: bit;... P1_OK: process(clock) if clock = '1' and clock'event then q <= d; end process P1_OK; の and clock'event はリストとにですが シンセサイザーにはそれがなため... アクティブ ハイ リセットとタイプ std_ulogic つちがりエッジ DFF この クロックのちがりエッジやリセットのがになることがあります でしたちがりエッジのをし リセットが '1' または 'H' にアクティブであるとえると モデルはのようになります library ieee; use ieee.std_logic_1164.all;... signal clock, reset, d, q: std_ulogic;... P4: process(clock, reset) if reset = '1' or reset = 'H' then q <= '0'; elsif clock'event and (clock'last_value = '0' or clock'last_value = 'L') and (clock = '1' or clock = 'H') then q <= d; end process P4; 'last_value は のがされるののをすのです ヘルパー VHDL 2008 では に std_ulogic などののの エッジのをするためのいくつかのヘルパがされてい ます std.standard パッケージは bit および boolean の rising_edge および falling_edge をし ieee.std_logic_1164 パッケージは std_ulogic および std_logic でそれらをします のバージョンの VHDL では これらのをするために パッケージのをにするがあるか もしれません eg ieee.numeric_bit in bit のをし ヘルパーをしましょう 31

37 signal clock, d, q: bit;... P1_OK_NEW: process(clock) if rising_edge(clock) then q <= d; end process P1_OK_NEW; signal clock, d, q: bit;... P2_OK_NEW: process(clock, reset) if reset = '1' then q <= '0'; elsif rising_edge(clock) then q <= d; end process P2_OK_NEW; library ieee; use ieee.std_logic_1164.all;... signal clock, reset, d, q: std_ulogic;... P4_NEW: process(clock, reset) if reset = '1' then q <= '0'; elsif rising_edge(clock) then q <= d; end process P4_NEW; こののでは リセットにするテストもしました フローティングでインピーダンスのリセットはにまれで ほとんどの このされたバージョンはシミュレーションとにしています オンラインで D フリップフロップ DFF およびラッチをむ フリップフロップ -dff- およびラッチ 32

38 3: VHDL をったデジタルハードウェア き このトピックでは なデジタルをVHDLでしくするなをします このは グラフィカルブロックとえやすいにづいています ハードウェアをまずえ にVHDLをコードする VHDLをしたデジタルハードウェアのけで のセマンティクスのがられています VHDL をしたデジタルハードウェアは のでもですが るべきながいくつかあります デジタル ハードウェアの VHDL をするツールはロジックシンセサイザです ロジックシンセサイザでされ る VHDL のセマンティクスは リファレンスマニュアル LRM でされているシミュレーションセマ ンティクスとはかなりなります さらにいことに それはされておらず ツールによってなります されたは のためにいくつかのなをする レベルトリガラッチはありません は クロックのちがりエッジでしています リセットまたはセットがありません されたにはのドライブはありません ブロックのは の 3 のうちののもので デジタルハードウェアのをにし デジタルのブロックダイアグラムをするためのいリストのルールをしています このルールは どおりにシミュレートしする VHDL コードへのなをするのにちます コーディングのでは ブロックダイアグラムから VHDL コードへのについてし なデジタルでし ます に John Cooley のデザインコンテストのは されたをデジタルのよりなにするをしています それはまた されたをし それらのいくつかをする Examples ブロック デジタルハードウェアは の 2 のハードウェアプリミティブからされます みわせゲートインバータ および / または xor 1ビット 1ビットマルチプレクサ... これら のゲートは にしてなをし をします の1つがするたびに のがされ のにがにします は デジタルができる すなわちそのクロックにくするため です メモリラッチ Dフリップフロップ RAM... みわせゲートとはに メモリは それらのの 33

39 いずれかのにちにしない それらは データ およびデータをする らは データのにではなく ののみわせにします えば ちがりエッジでトリガされた D フリップフロップ DFF に は クロックとデータがあります クロックのちがりエッジで データがサンプリングされ データにコピーされます データは データがしてもクロックののちがりエッジまでしています デジタルハードウェアは みわせロジックとメモリのみわせです メモリにはいくつかのがあります それらの 1 つは じデータをのしたでできるようにすることです これをするは しばしばとばれる のは ちがりエッジトリガレジスタのおかげで じコンビナトリアルをしてをするのをしています これはブロックののです パイプライニングは メモリののなであり くのマイクロプロセッサアーキテクチャのでもあります なをよりなでし いくつかのしたのをすることによってのクロックをめることをとしています ブロックは デジタルのグラフィックです コーディングするに しいをし のをよくするのにちます これは くのソフトウェアでされるとです なは なくともなではこのをスキップすることがよくあります しかし デジタルハードウェアので デジタルを VHDL でコーディングす るは ブロックダイアグラムをするための 10 のなルールをすれば 1. きなでをんでください これはあなたののです このをるものはすべて ポートまたはポートです VHDLエンティティはこのをする 2. みわせロジックえば いブロックからエッジトリガレジスタえば ブロックをにします VHDL では これらはプロセスにされますが とコンビナトリアルの 2 つのになるがありま す 3. レベルトリガラッチをしないでください ちがりエッジでトリガされたレジスタのみをしてください このはVHDLからのものではなく モデルのラッチににできます のためのなア 34

40 4. ドバイスです ラッチはあまりとされず なくとものでは それらのでけなければならないくのがじます すべてのちがりエッジ トリガ レジスタにじクロックをしてください ここでもまた このはのためです VHDL は マルチクロックシステムをモデルするのににできません クロッ クclockをけます それはからて すべてのいブロックとそれだけのです あなたがむなら をすることさえなくても それはすべてののブロックについてじであり それをのままあなたのにすことができます 5. ブロックのを きのをしてします ブロックのはが はです のブロックには がされます これらのはすべて VHDLエンティティのポートになりますVHDLエンティティのきなま 6. たは VHDL アーキテクチャのをする にはのがありますが いくつかのをつことができます かに もしがいくつかのをっていれば たちはいくつかのドライバで VHDL をります これはにではありませんが をけるため にながです たちはこのようにこれをけます にのがあるは をなだけもフォークします したとしていないをするためにドットをします 7. のは きなのからています これらはエンティティのポートです は あなたのブロックのにすることもできません これは VHDLによってされます エンティティのポートはみみ ですが きむことはできません これはやはりをけるためです 8. いくつかのはにる これらはポートです 2008のVHDLバージョンでは エンティティの ポートはきむことができますが みめません したがって には 1 つのと 1 つののがです にフォークがない はあなたのブロックの 1 つのになることはできません いくつかのブロックのとしてアウトプットをするは しいいブロックをして 2 つのにします 1 つのブロックと なのフォークと しいブロックからるブロックしてにる しいブロックは VHDL の なりてになります なの VHDL 2008のポートもみることができます 9. からりしないはすべてです VHDLアーキテクチャでそれらをすべてします 10. のサイクルは なくとも1つのブロックをまなければならない これはVHDLによるもので はありません これは デジタルハードウェアのにづいています コンビナトリアルループはにけなければならない にまれなをき なをもたらすものではありません そして いブロックのみをむブロックのサイクルは みわせループである のルールをにチェックすることをれないでください のルールとじくらいですが するのがししいかもしれません ラッチ マルチクロック のドライバをつのように しているがになをき 10 のルールにしたのブロックをにするがあります そうでないは VHDL またはロジックシンセサイザではなく な にがあるがあります そして おそらくあなたがむはデジタルハードウェアではないということです のに 10 のルールをすると のようなブロックがられます 35

41 1. のりのきなは VHDL エンティティのポートとポートをす 3 つのでしています 2. ブロックダイアグラムには とリネーミングブロックの2つのラウンドコンビナトリアルブロックと レジスタの1つのスクエアブロックがあります 3. エッジトリガレジスタのみをします 4. というのclockは1つしかなく clockちがりエッジのみをします 5. ブロックダイアグラムには5つのがあり 1つにはフォークがあります これらは2つの 2つのポートと1つのポートにしています 6. すべてのには 2つのりをつSumというのをき 1つのと1つのがあります 7. Data_inとClockは2つのポートです らはたちのブロックのではありません 8. Data_outはポートです 2008のバージョンのVHDLとをたせるために SumとData_outにのめ ブロックをしました したがって Data_outはに1つのと1つのがあります 9. SumとNext_sumは 2つのです 10. グラフにはに1つのサイクルがあり それは1つのブロックをむ たちのブロックダイアグラムは 10 のルールにいます コーディングでは このタイプのブロックダイアグラムを VHDL でどのようにするかをしくします コーディング このは の 3 の 2 のです まだしていないは ブロックダイアグラムのをにおみください 10 のルールブロックダイアグラムのをにったブロックダイアグラムでは VHDL コーディングが になります のきながVHDLエンティティになり のはVHDLになり アーキテクチャでされ すべてのブロックがアーキテクチャのプロセスになり すべてのラウンドブロックがアーキテクチャのコンビナトリアルプロセスになります これをのブロックでしましょう 36

42 のVHDLモデルは 2つのコンパイルでされています のとそのインタフェースポート タイプをするエンティティ これは ブロックダイアグラムののきなをしたものです データがで clockがvhdlタイプのbit 2つののみ '0' と '1' をするとすると のエンティティはのようになります entity sequential_circuit is port( Data_in: in integer; Clock: in bit; Data_out: out integer ); end entity sequential_circuit; のをするアーキテクチャそれがをするか これは がされ すべてのプロセスがインスタンスされるです たちののアーキテクチャーのは architecture ten_rules of sequential_circuit is signal Sum, Next_sum: integer; <...processes...> end architecture ten_rules; アーキテクチャにする 3 つのプロセス 1 つのブロックと 2 つのコンビナトリアルいブロックがあります プロセスはのようになります process(clock) if rising_edge(clock) then o1 <= i1;... ox <= ix; ここで i1, i2,..., ix は のするブロックにるすべてのであり o1,..., ox は のするブロックをするすべてのです もちろん シグナルのをいて もされません もない のキャラクターでもない したがって こののプロセスはのようになります 37

43 process(clock) if rising_edge(clock) then Sum <= Next_sum; これは にすることができます clock がしたにのみ がちがりエッジ '0' から '1' であれば Next_sum のを Sum にりてます コンビナトリアルプロセスはのようになります process(i1, i2,..., ix) variable v1: <type_of_v1>;... variable vy: <type_of_vy>; v1 := <default_value_for_v1>;... vy := <default_value_for_vy>; o1 <= <default_value_for_o1>;... oz <= <default_value_for_oz>; <statements> ここで i1, i2,..., in は ダイアグラムのするラウンドブロックにるすべてのです すべてとそれ たちはどんなもれず リストにもしません v1,..., vy は プロセスのコードをするためになです らはのプログラミングとまったくじをっています なをします らはにすべてがみまれるにりてられるがあります これをしなければ あるプロセスからのプロセスまでののをするメモリのをモデルするので プロセスはもうコンビナトリアルにはなりません これは プロセスのに vi := <default_value_for_vi> ステートメントのです <default_value_for_vi> はでなければならないことにしてください もしそうでなければ それらがであれば ってのをし それをりてるにをみるがあります o1,..., om は ダイアグラムのするいブロックをするすべてのです すべてとそれ これらは プロセスのになくとも 1 はにりてられなければなりません VHDL if... case... はのりてをにに ぐことができるので のめにに <default_value_for_oi> をりてることをくおめします でも このでは if のマスクのりて それはとにかくをしています のする の の <default_value_for_..> および <statements> のをいて この VHDL スケルトンには にもされません のデフォルトのりてをれないでください によってなメモリがいラッチがされ そのがにむものでないは こののでは コンビナトリアルプロセスはのようになります process(sum, Data_in) Next_sum <= 0; Next_sum <= Sum + Data_in; 38

44 これは にすることができる Sum は Data_in またはをらせるために 0 をりてる Next_sum [ りてる Sum + Data_in ののが 0 のに それをきするのがあるため のようにできます process(sum, Data_in) Next_sum <= Sum + Data_in; 2 のみわせプロセスは 2008 の VHDL バージョンにするために のをつにしたラウンドブロックに しています process(sum) Data_out <= 0; Data_out <= Sum; のコンビナトリアルプロセスとじで のようにすることができます process(sum) Data_out <= Sum; のなコードはのとおりです -- File sequential_circuit.vhd entity sequential_circuit is port( Data_in: in integer; Clock: in bit; Data_out: out integer ); end entity sequential_circuit; architecture ten_rules of sequential_circuit is signal Sum, Next_sum: integer; process(clock) if rising_edge(clock) then Sum <= Next_sum; process(sum, Data_in) Next_sum <= Sum + Data_in; 39

45 process(sum) Data_out <= Sum; end architecture ten_rules; 3 つのプロセスをのでくことができます シミュレーションやのにはもわりません これは 3 つ のプロセスがステートメントであり VHDL はそれらがにであるかのようにするためです ジョン クーリーのデザインコンテスト このは SNUG'95Synopsys Users GroupのJohn Cooleyのデザインコンテストからられたものです このコンテストは VHDLとVerilogのデザイナーがじデザインにすることをしていました ジョンがにめていたことはおそらく どのがもであるかをすることでした その 9のVerilogデザイナーのうち8がコンテストをしましたが 5のVHDLデザイナーのもできませんでした うまくいけば されたをって もっといをするでしょう たちのは なな VHDL エンティティおよびアーキテクチャで キャリー ボロー およびパリテ ィをえた のアップ / ダウン 3 ローディングなモジュラス 512 カウンタをすることです カウンタは 9 ビットのなしカウンタであるため 0511 のです カウンタのインターフェイスはのにされて います ビット クロック 1 マスタークロック ; カウンタは CLOCK のちがりエッジでされます DI 9 データバス UP と DOWN がともローのときにカウンタに DI がロードされ ます アップ 1 アップカウント 3 カウントコマンド UP がハイで DOWN がローのとき カウンタは 3 をインクリメントし その 511 をラップし ダウン 1 ダウンカウント 5 コマンド DOWN がハイで UP がローのとき カウンタ は 5 ずつし 0 をラップします CO 1 をす 511 をえてカウントアップするときにのみハイとなり BO 1 をりる は 0 をってカウントアップし う 9 バス カウンタのの UP と DOWN がともハイのとき カウンタはそのを します PO 1 パリティ カウンタののが 1 のをむときにハイ 40

46 をえてカウントアップする またはよりにカウントダウンする カウンタはラップアラウンドします カウンタ カウンターの のCO のBO のPO バツ 00 DI 0 0 パリティDI バツ 11 バツ 0 0 パリティx 0 x x パリティx x x パリティx ブロック これらのにづいて ブロックダイアグラムのをできます にインタフェースをしましょう たちのは 4 つのクロックをむと 4 つのをっています のステップは するレジスタとコンビナトリアルブロックのとのです このなでは 1 つのみわせブロックをカウンタののの およびりしにりてます のせブロックは パリティののをするためにされる カウンタのの キャリーアウトおよびボローアウトはレジスタにされ パリティののはのレジスタにされます はののようになります 41

47 ブロックダイアグラムが 10 のデザインルールにしていることをすると すぐにします 1. たちのインターフェイスは のきなでにされます 2. たちの 2 つのみわせブロックと 2 つのレジスタはにされています 3. ちがりエッジでトリガされたレジスタのみをします 4. たちは 1 つのクロックしかしません 5. 4 つの 4 つのポート および 4 つのポートがあります 6. のどれもいくつかのがありません 3 つのがあります clock ncnt do 7. 4 つののいずれもブロックのではありません 8. 3つのには とがそれぞれ1つずつあります しかし doは2つのがありますとたちのみわせ ブロックの 1 つ これはルール 8 にし 2008 の VHDL バージョンにしたいは しいコンビナト リアルブロックをすることでするがあります 9. たちは まさに5 ってcnt nco nbo ncntとnpo 10. cntとncntによってされるダイアグラムには1サイクルしかありncnt サイクルにはのブロックがあります 2008 の VHDL バージョンでのコーディング ブロックを VHDL でするのはです カウンタのののは bit_vector です bit_vector 9 ビットの bit_vector をしてそれをします のなは じデータにしてビットパリティのなどとをするがあるからです ライブラリ ieee のな numeric_bit パッケージは これをします これは bit_vector とくじをつ unsigned をし に unsigned のをるようにオーバーロードします キャリーアウトとりしをするために 10 ビットの unsigned テンポラリをします ライブラリのとエンティティ 42

48 library ieee; use ieee.numeric_bit.all; entity cooley is port( clock: in bit; up: in bit; down: in bit; di: in bit_vector(8 downto 0); co: out bit; bo: out bit; po: out bit; do: out bit_vector(8 downto 0) ); end entity cooley; アーキテクチャのスケルトンはのとおりです architecture arc1 of cooley is signal cnt: unsigned(8 downto 0); signal ncnt: unsigned(8 downto 0); signal nco: bit; signal nbo: bit; signal npo: bit; <...processes...> end architecture arc1; それぞれの 5 つのブロックはプロセスとしてモデルされています たちの 2 つのレジスタにするプロセスはににコーディングできます コーディングのでされたパターンをするだけです えば パリティ アウト フラグをするレジスタは のようにコードされる poreg: process(clock) if rising_edge(clock) then po <= npo; end process poreg; co bo および cnt をするもう 1 つのレジスタ cobocntreg: process(clock) if rising_edge(clock) then co <= nco; bo <= nbo; cnt <= ncnt; end process cobocntreg; ののみわせプロセスもにです rename: process(cnt) do <= (others => '0'); 43

49 do <= bit_vector(cnt); end process rename; パリティでは となループをできます parity: process(ncnt) variable tmp: bit; tmp := '0'; npo <= '0'; for i in 0 to 8 loop tmp := tmp xor ncnt(i); end loop; npo <= not tmp; end process parity; のコンビナトリアルプロセスはすべてのでもですが されたをにすることでになります u3d5: process(up, down, di, cnt) variable tmp: unsigned(9 downto 0); tmp := (others => '0'); nco <= '0'; nbo <= '0'; ncnt <= (others => '0'); if up = '0' and down = '0' then ncnt <= unsigned(di); elsif up = '1' and down = '1' then ncnt <= cnt; elsif up = '1' and down = '0' then tmp := ('0' & cnt) + 3; ncnt <= tmp(8 downto 0); nco <= tmp(9); elsif up = '0' and down = '1' then tmp := ('0' & cnt) - 5; ncnt <= tmp(8 downto 0); nbo <= tmp(9); end process u3d5; 2 つのプロセスをマージすることもでき みわせプロセスの 1 つをなりてですることができます ライブラリとパッケージのをむなコードとされたはのとおりです library ieee; use ieee.numeric_bit.all; entity cooley is port( clock: in bit; up: in bit; down: in bit; di: in bit_vector(8 downto 0); co: out bit; bo: out bit; po: out bit; do: out bit_vector(8 downto 0) ); 44

50 end entity cooley; architecture arc2 of cooley is signal cnt: unsigned(8 downto 0); signal ncnt: unsigned(8 downto 0); signal nco: bit; signal nbo: bit; signal npo: bit; reg: process(clock) if rising_edge(clock) then co <= nco; bo <= nbo; po <= npo; cnt <= ncnt; end process reg; do <= bit_vector(cnt); parity: process(ncnt) variable tmp: bit; tmp := '0'; npo <= '0'; for i in 0 to 8 loop tmp := tmp xor ncnt(i); end loop; npo <= not tmp; end process parity; u3d5: process(up, down, di, cnt) variable tmp: unsigned(9 downto 0); tmp := (others => '0'); nco <= '0'; nbo <= '0'; ncnt <= (others => '0'); if up = '0' and down = '0' then ncnt <= unsigned(di); elsif up = '1' and down = '1' then ncnt <= cnt; elsif up = '1' and down = '0' then tmp := ('0' & cnt) + 3; ncnt <= tmp(8 downto 0); nco <= tmp(9); elsif up = '0' and down = '1' then tmp := ('0' & cnt) - 5; ncnt <= tmp(8 downto 0); nbo <= tmp(9); end process u3d5; end architecture arc2; もうしく されたはでですが できるいくつかのにしています 45

51 ブロックをスキップする なデザイナーは シンプルなデザインのブロックをスキップすることができます しかし らはまだハードウェアをにえています らはのではなくをくが とかきけている リセットをする リセットまたはセットがデザインのをできるがあります されたは リセットクロックのちがりエッジでされるリセットのみをサポートしています process(clock) if rising_edge(clock) then if reset = '1' then o <= reset_value_for_o; else o <= i; リセットをしたバージョンでは リストにリセットをし もいをえることで テンプレートをします process(clock, reset) if reset = '1' then o <= reset_value_for_o; elsif rising_edge(clock) then o <= i; いくつかのなプロセスをマージする たちはこののですでにこれをしました それらがすべてじクロックをつ いくつかのプロセスをマージすることはです のみわせプロセスを 1 つにまとめることもです ブロックダイアグラムのなにぎません いくつかのみわせプロセスをプロセスとマージすることもできます しかし これをうには ブロックダイアグラムにり 11 のルールをするがあります 11. いくつかのいブロックとそれらのまわりにエンクロージャーをくことによってなくとも1つのブロックをグループします また をむこともできます エンクロージャーのをりしないは がエンクロージャーのをえないようにしてください これがしたら エンクロージャのすべてのをします いずれかがエンクロージャーのいブロックからた またはエンクロージャーのでもある これらのプロセスをプロセスでマージすることはできません それはです 46

52 たとえば カウンタのでは ののいエンクロージャに 2 つのプロセスをグループできませんでした ncnt はエンクロージャのであり そのはラウンドコンビナトリアルブロックであるためです し かしグループすることができます npo はにたなくなり としてじるプロセスはのようになります poreg: process(clock) variable tmp: bit; if rising_edge(clock) then tmp := '0'; for i in 0 to 8 loop tmp := tmp xor ncnt(i); end loop; po <= not tmp; end process poreg; のプロセスとマージすることもできます reg: process(clock) variable tmp: bit; if rising_edge(clock) then co <= nco; bo <= nbo; cnt <= ncnt; tmp := '0'; for i in 0 to 8 loop tmp := tmp xor ncnt(i); end loop; 47

53 po <= not tmp; end process reg; グループすることもできます はるかになアーキテクチャにく architecture arc5 of cooley is signal cnt: unsigned(8 downto 0); process(clock) variable ncnt: unsigned(9 downto 0); variable tmp: bit; if rising_edge(clock) then ncnt := '0' & cnt; co <= '0'; bo <= '0'; if up = '0' and down = '0' then ncnt := unsigned('0' & di); elsif up = '1' and down = '0' then ncnt := ncnt + 3; co <= ncnt(9); elsif up = '0' and down = '1' then ncnt := ncnt - 5; bo <= ncnt(9); tmp := '0'; for i in 0 to 8 loop tmp := tmp xor ncnt(i); end loop; po <= not tmp; cnt <= ncnt(8 downto 0); do <= bit_vector(cnt); end architecture arc5; 2 つのプロセスがあります do シグナルりてはのプロセスのです 1 つのプロセスだけをつソリュー ションは としてされています してください くながじます さらにんでいく 48

54 レベルトリガラッチ ちがりクロックエッジ のクロックおよびクロックドメインの じにするのドライバなどはいことではありません それらはにはです しかし それらをするとするとしをけるをぶことは VHDL をったデジタルハードウェアのこのいをはるかにえています VHDL 2008 でのコーディング VHDL 2008 では コードをさらにするためにできるいくつかのがされました このでは 2 つの がです ポートをみることができます 々はもはやcntをとしません xorをしてパリティをすることができます VHDL 2008 のコードはのとおりです library ieee; use ieee.numeric_bit.all; entity cooley is port( clock: in bit; up: in bit; down: in bit; di: in bit_vector(8 downto 0); co: out bit; bo: out bit; po: out bit; do: out bit_vector(8 downto 0) ); end entity cooley; architecture arc6 of cooley is process(clock) variable ncnt: unsigned(9 downto 0); if rising_edge(clock) then ncnt := unsigned('0' & do); co <= '0'; bo <= '0'; if up = '0' and down = '0' then ncnt := unsigned('0' & di); elsif up = '1' and down = '0' then ncnt := ncnt + 3; co <= ncnt(9); elsif up = '0' and down = '1' then ncnt := ncnt - 5; bo <= ncnt(9); po <= not (xor ncnt(8 downto 0)); do <= bit_vector(ncnt(8 downto 0)); end architecture arc6; 49

55 オンラインで VHDL をったデジタルハードウェアをむ をったデジタルハードウェア 50

56 4: コメント き まともなプログラミングはコメントをサポートしています VHDLでは VHDLコードをすることはでされていてもなことがいため にです Examples のコメント 1 のコメントは 2 つのハイフン -- でまり のわりまできます -- This process models the state register process(clock, aresetn) if aresetn = '0' then -- Active low, asynchronous reset state <= IDLE; elsif rising_edge(clock) then -- Synchronized on the rising edge of the clock state <= next_state; られたコメント VHDL 2008 コメントはのにまたがることがあります のコメントは /* まり */ わります /* This process models the state register. It has an active low, asynchronous reset and is synchronized on the rising edge of the clock. */ process(clock, aresetn) if aresetn = '0' then state <= IDLE; elsif rising_edge(clock) then state <= next_state; られたコメントは 1 でもできます -- Finally, we decided to skip the reset... process(clock/*, aresetn*/) /*if aresetn = '0' then state <= IDLE; els*/if rising_edge(clock) then state <= next_state; 51

57 ネストされたコメント コメントまたはりでしいコメントまたはりをすることはがなく されます -- This is a single-line comment. This second -- has no special meaning. -- This is a single-line comment. This /* has no special meaning. /* This is not a single-line comment. And this -- has no special meaning. */ /* This is not a single-line comment. And this second /* has no special meaning. */ オンラインでコメントをむ コメント 52

58 5: リテラル き これは VHDL でリテラルとばれるをするをっています Examples リテラル 16#A8# -- hex 2#100# -- binary 2#1000_1001_1111_ long number, adding (optional) _ (one or more) for readability decimal されたリテラル type state_t is (START, READING, WRITING); -- user-defined enumerated type オンラインでリテラルをむ リテラル 53

59 6: された の VHDL 1993 では 2 つのプロセスはとしかできませんでした シミュレーションステップのの みをするのシミュレーションセマンティクスのおかげで シミュレーションのはでした プロセスをするためにシミュレーションスケジューラがしたにしませんでした [ には これは 100 ではありません プロセスはファイルをしてすることもできます しかし デ ザイナーがファイルをってをしていたのであれば いではありませんでした ] はこのようにでした をいて な VHDL モデルをすることはほとんどでした VHDL 1993 はをし な VHDL モデルのはにになりました VHDL 2000 では されたタイプと がされたタイプでなければならないというがされました VHDL では されたは オブジェクト OO のオブジェクトののほとんどにています らは データ とそのメソッドのカプセルをしています また データメンバーへのアクセスとアトミックアクセスもします これはをにぐのではなく なくともとアトミックをにします されたタイプは シミュレーションの VHDL モデルをするににです らは OO のいくつかのにいを っています それらをにすると コードをみやすく しやすく できるようになります ノート のシミュレーションツールチェーンは デフォルトでは がされていないタイプのにのみをします いくつかのツールはされたタイプをサポートしていません いくつかのツールには のサポートがられています はハードウェアをモデルするのにできず なしにコードにされているとえることができます しかし のEDAベンダーがマルチポートRAMMulti-Access Random Access Memoryのメ モリプレーンをモデルするようにアドバイスした VHDL パターンは をします したがって のでをすることができます Examples ランダム Peudo-random ジェネレータは シミュレーションをするときによくされます の VHDL パッケー ジは されたをして boolean bit および bit_vector ランダムジェネレータをするをしています それはにして ランダムな std_ulogic_vector signed unsigned することもできます のとなをつラ ンダムなをするようにするのはしですがです パッケージ 54

60 タイプには すべてのパブリック サブプログラム アクセサがされているがあります たちのランダムジェネレータでは 1 つのシードプロシージャと 3 つの bit_vector ながランダムな boolean bit または bit bit_vector ます じパラメータをつなるびしがなるをすがあるため はなものではな いことにしてください -- file rnd_pkg.vhd package rnd_pkg is type rnd_generator is protected procedure init(seed: bit_vector); impure function get_boolean return boolean; impure function get_bit return bit; impure function get_bit_vector(size: positive) return bit_vector; end protected rnd_generator; end package rnd_pkg; パッケージ タイプは データメンバーとサブプログラムをします たちのランダムジェネレータは 4 タップの 128 ビットフィードバックシフトレジスタ LFSR にづいています state は LFSR ののをします プライベート throw は ジェネレータがされるたびに LFSR をシフトします -- file rnd_pkg.vhd package body rnd_pkg is type rnd_generator is protected body constant len: positive := 128; constant default_seed: bit_vector(1 to len) := X"8bf052e898d987c7c31fc71c1fc063bc"; type tap_array is array(natural range <>) of positive range 1 to len; constant taps: tap_array(0 to 3) := (128, 126, 101, 99); variable state: bit_vector(1 to len) := default_seed; procedure throw(n: positive := 1) is variable tmp: bit; for i in 1 to n loop tmp := '1'; for j in taps'range loop tmp := tmp xnor state(taps(j)); end loop; state := tmp & state(1 to len - 1); end loop; end procedure throw; procedure init(seed: bit_vector) is constant n: natural := seed'length; constant tmp: bit_vector(1 to n) := seed; constant m: natural := minimum(n, len); state := (others => '0'); state(1 to m) := tmp(1 to m); end procedure init; impure function get_boolean return boolean is constant res: boolean := state(len) = '1'; 55

61 throw; return res; end function get_boolean; impure function get_bit return bit is constant res: bit := state(len); throw; return res; end function get_bit; impure function get_bit_vector(size: positive) return bit_vector is variable res: bit_vector(1 to size); if size <= len then res := state(len size to len); throw(size); else res(1 to len) := state; throw(len); res(len + 1 to size) := get_bit_vector(size - len); return res; end function get_bit_vector; end protected body rnd_generator; end package body rnd_pkg; ランダムジェネレータは のように OO スタイルでできます -- file rnd_sim.vhd use std.env.all; use std.textio.all; use work.rnd_pkg.all; entity rnd_sim is end entity rnd_sim; architecture sim of rnd_sim is shared variable rnd: rnd_generator; process variable l: line; rnd.init(x"fe39_3d9f_24bb_5bdc_a7d0_2572_cbff_0117"); for i in 1 to 10 loop write(l, rnd.get_boolean); write(l, HT); write(l, rnd.get_bit); write(l, HT); write(l, rnd.get_bit_vector(10)); writeline(output, l); end loop; finish; end architecture sim; $ mkdir gh_work $ ghdl -a --std=08 --workdir=gh_work rnd_pkg.vhd rnd_sim.vhd 56

62 $ ghdl -r --std=08 --workdir=gh_work rnd_sim TRUE FALSE TRUE TRUE FALSE FALSE TRUE TRUE TRUE TRUE simulation オンラインでされたをむ された 57

63 7: き は サブプログラムがをびすプログラミングです いくつかののをでなですることはにです VHDLはをサポートします ほとんどのロジックシンセサイザもそれをサポートしています によっては されたハードウェアはのループベースのよりもれていますよりでじサイズ Examples ベクトルのハミングみの -- loop-based version function hw_loop(v: std_logic_vector) return natural is variable h: natural; h := 0; for i in v'range loop if v(i) = '1' then h := h + 1; end loop; return h; end function hw_loop; -- recursive version function hw_tree(v: std_logic_vector) return natural is constant size: natural := v'length; constant vv: std_logic_vector(size - 1 downto 0) := v; variable h: natural; h := 0; if size = 1 and vv(0) = '1' then h := 1; elsif size > 1 then h := hw_tree(vv(size - 1 downto size / 2)) + hw_tree(vv(size / 2-1 downto 0)); return h; end function hw_tree; オンラインでをむ