ＶＬＳＩ工学
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- えりか とくやす
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1 2006/1/26 計算機論理設計 A.Matsuzawa 1 計算機論理設計 (A) (Computer Logic Design (A)) 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 テキストは からダウンロード可能です
2 12 DSP と専用プロセッサ 2006/1/26 計算機論理設計 A.Matsuzawa 2
3 2006/1/26 計算機論理設計 A.Matsuzawa 3 高速化手法 : アレイプロセッサ レジスタとメモリからのデータをアレイ状のスイッチ網を介して複数の演算器に送りこんで処理するプロセッサ 演算器が同時並列的に処理するので高速化が図れる
4 2006/1/26 計算機論理設計 A.Matsuzawa 4 高速化手法 : ベクトルプロセッサ ベクトルプロセッサは配列データを演算器にパイプライン的に送り込んで処理するプロセッサ 配列データをベクトルデータという
5 2006/1/26 計算機論理設計 A.Matsuzawa 5 並列処理アーキテクチャ 複数のデータに同一処理をする 複数のデータに連続した複数の処理をする
6 2006/1/26 計算機論理設計 A.Matsuzawa 6 DSP の構成 信号処理に適した構造になっているプロセッサーをDSP (Digital Signal Processor) という 主な特徴 1) 積和演算器を有する 2) 命令メモリとデータメモリが独立 4 3)2 つのデータの同時アクセス可能 4) 複数のバス 1 5) 専用の演算器を有す 6) パイプライン処理により高速化 5 携帯電話用 DSP の構成例 ( 松下 )
7 2006/1/26 計算機論理設計 A.Matsuzawa 7 その他の DSP 構成 1980 年に発表固定小数点 1980 年に発表浮動小数点 NEC μpd7720 NEC μpd77230
8 2006/1/26 計算機論理設計 A.Matsuzawa 8 DSP の演算 デジタル信号処理では周波数フィルターを実現するために以下の演算が使われる M y( z ) = h m= 0 m z m x( z) = x = h M ( h z + h z + h z h z ) 0 0 x 0 + h x h 2 x h データに多数の係数を掛け算し 結果を足していくこと ( 積和 ) が基本である 移動平均フィルタの構成 Z -1 : 1クロック遅延 DFFを用いる FIRフィルタの構成 M x M M 移動平均フィルタの周波数特性 FIR フィルタの周波数特性 FIR フィルタの係数
9 マルチメディア処理の演算量 マルチメディア処理には 100GOPS 程度の演算が必要 超高速演算器設計 10, Audio Video Virtual Reality Pentium III GOPS (Giga Operation Per Second) Operation: 演算通常 加算 乗算などの演算をいう 0. 1 Sound Voice Recognition MPEG-1 Encoder MPEG-2 Decoder MPEG-2 Encoder HDTV Decoder Performance (GOPS) Performance (GOPS) 0.01 FAX/Modem TV-Conference MPEG-1 Decoder HDTV Encoder HDTV Encoder 3D Graphics 3D Graphics Real time 3D Graphics 2006/1/26 計算機論理設計 A.Matsuzawa 9
10 2006/1/26 計算機論理設計 A.Matsuzawa 10 専用積和演算器 通常は乗算器を設けるだけで 汎用の ALU とレジスタを用いて積和演算が可能であるがデータがバスを通るので動作が遅くなるほか消費電力の増大を招く そこで バスを通らない専用の積和演算回路を設けた
11 2006/1/26 計算機論理設計 A.Matsuzawa 11 倍速積和演算器 演算には同時に 2 つのデータが必要なのでデータメモリを 2 つ独立に動作させて高速化を図った また各メモリからも同時に 2 つのデータが読み出せるようにした 1 MACHINE CYCLE EVEN SIDE POINTER X (PX) MEMORY X (MX) 16-bit 16-bit ODD SIDE TEMP REG 16-bit EVEN SIDE POINTER Y (PY) MEMORY Y (MY) 16-bit 16-bit ODD SIDE TEMP REG 16-bit A-BUS B-BUS Output of MX 1 cycle D(2x) D(2x+1) TEMP REG D(2x+2) D(2x+3) D(2x) D(2x+1) D(2x+3) D(2x+5) D(2x+2) D(2x+3) それぞれから 2 つ読み出す D(2x+3) D(2x+5) 16-bit 16-bit A-BUS D(2x) D(2x+1) D(2x+2) D(2x+3) D(2x+4) D(2x+5) 1/2 MACHINE CYCLE MULTIPLIER 32-bit PIPELINE REG 倍速化 B-BUS D(2y) D(2y+1) D(2y+2) D(2y+3) D(2y+4) D(2y+5) 1/2 MACHINE CYCLE 40-bit ADDER ACC 積和演算 MULTIPLIER D(2x) * D(2y) D(2x+1) * D(2y+1) D(2x+2) * D(2y+2) D(2x+3) * D(2y+3) D(2x+4) * D(2y+4) D(2x+5) * D(2y+5) MAC UNIT BARREL SHIFTER 0.5 cycle
12 2006/1/26 計算機論理設計 A.Matsuzawa 12 ALU の改良 ALU を 8 ビットずつに分解し 同時に 2 つの加算を行えるようにした 更に比較とシフトレジスタやセレクタを設けて ACS (Add Compare Select) 演算が一度に行えるようにした 複数の命令が連続する場合は ALU に頻度の高い繰り返し演算用の専用回路アクセレレータと設けることが行われる PM 0 (t-1) BM a (t) BMb (t) PM 0 (t) PM 1 (t-1) PM 0 (t) = min[(pm 0 (t-1)+bm a (t)), (PM 1 (t-1)+bm b (t))]
13 DCT (Discrete Cosine Transform) デジタル TV, DVD などのデジタル AV システムにおいて画像信号の圧縮に使用される 画像の空間周波数成分を求めて 人間の目に鈍感な高空間周波数信号の分解能を減衰させることで情報圧縮が図れる 低空間周波数信号 DCT 変換 入力信号 高空間周波数信号 2006/1/26 計算機論理設計 A.Matsuzawa 13
14 2006/1/26 計算機論理設計 A.Matsuzawa 14 DCT 演算 DCT (Discrete Cosine Transform) は画像の圧縮 伸張に用いられるマルチメディアの基本処理だが 1 画素につき 64 回もの積和演算が必要である u i v j f( u, v) c( u) c( v) x( i, j)cos ( = ) π cos ( ) π 空間周波数領域での信号 j i i= 0 j= 0 実際の画面の輝度信号 u = 0,, 1 2,, 7 v = 0, 1, 2,, 7 c( 0) = 1 cw ( ) = 2 w 0 このまま単純に積和演算を行うと 4096 回 (64x64) の演算が必要
15 2006/1/26 計算機論理設計 A.Matsuzawa 15 DSP による積和演算 関数の圧縮 レジスタファイル t0=x0+x7; t1=x1+x6; t2=x2+x5; t3=x3+x4; t4=x0-x7; t5=x1-x6; t6=x2-x5; t7=x3-x4; f0 = t0+ t1+ t2+ t3; f2 = c2*t0+c6*t1+c6*t2-c2*t3; f4 = t0- t1- t2+ t3; f6 = c6*t0-c2*t1+c2*t2+c6*t3; f1 = c1*t4+c3*t5+c5*t6+c7*t7; f3 = c3*t4-c7*t5-c1*t6-c5*t7; f5 = c5*t4-c1*t5+c7*t6+c3*t7; f7 = c7*t4-c5*t5+c3*t6-c1*t7; ALU X ( 乗算器 ) + ( 加算器 ) アキュムレータ
16 2006/1/26 計算機論理設計 A.Matsuzawa 16 SIMD 命令での高速化 SIMD (Single Instruction Multiple Data) 命令とは プロセッサのデータパスを 8 ビット あるいは 16 ビット単位に分割して 同じ演算を行うもの 複数の画素データに対して 同じ処理を同時に行うことで高速化を図れる PADD( 並列加算命令 ) PBMAC( 並列ブロードキャスト積和命令 ) レジスタ 0 x0 x1 x2 x3 レジスタ 0 x0+x7 x1+x6 x2+x5 x3+x4 レジスタ 1 x7 x6 x5 x4 レジスタ 4 1 c2 1 c レジスタ 2 x0+x7 x1+x6 x2+x5 x3+x アキュムレータ f0 f2 f4 f6
17 2006/1/26 計算機論理設計 A.Matsuzawa 17 ベクトルパイプライン処理 科学計算では 8 個とか 64 個などのまとまったデータに対して一連の演算を行う場合は専用のアドレス発生器で一連のデータを連続に発生させ パイプラインで連結した演算器に次々にデータを送り込む ベクトルパイプライン処理が行われる
18 2006/1/26 計算機論理設計 A.Matsuzawa 18 ベクトルパイプライン処理の例 Memory REG DCT ベクトルデータ読み出し DCT 演算 REG REG REG EALU REG MUL REG 量子化 (Q) 演算 BSFT REG Memory ベクトルデータ書き込み
19 2006/1/26 計算機論理設計 A.Matsuzawa 19 各種ベクトル演算 3D SAG P-instruction Q-instruction QP-instruction Mem Mem 3D SAG 3D SAG Mem Mem 3D SAG 3D SAG Mem Mem 3D SAG Execution Unit 3D SAG Mem Execution Unit AU Execution Unit AU Y i = F(A,B ) i i Y = F A i, B ) ( i Y j 3D SAG Mem = F A, B ) ( i i
20 2006/1/26 計算機論理設計 A.Matsuzawa 20 MPEG4 Codec 携帯電話などの低ビットレートの画像伝送を実現するための画像処理プロセッサ高い処理能力と低消費電力を両立させなければならない チップ写真
21 MPEG4 Codec の構成 専用の処理演算器 ( エンジンという ) を並べて高速処理を実現する VCE (Video Codec Engines) ME VLC DCT VLD PNR PAD CAD COMP LM LM IDCT LM LM LM Programmable DSP Inst. DSP Core Mem Data Mem HIF (Host I/F) MIF (Memory I/F) DRAM (2Mb) Main Filter Sub Graph. DRAM (2Mb) DRAM (16Mb) VPU(Video Processing Unit) Video Input Video Output 2006/1/26 計算機論理設計 A.Matsuzawa 21
22 2006/1/26 計算機論理設計 A.Matsuzawa 22 専用演算器の効果 通常の DSP よりも 1/4 の処理時間しかかからない 高速処理かつ低電力
23 2006/1/26 計算機論理設計 A.Matsuzawa 23 MPEG4 の画像処理 1 背景動画 ( 矩形形状 ) 任意形状画像コアプロファイルを再生 表示 < 例 > オフ シ ェクト 1 圧縮 動画 ( 任意形状 ) キャラクタ ( 任意形状 ) オフ シ ェクト 2 圧縮 オフ シ ェクト 3 圧縮 多重 オブジェクト 1 オブジェクト 2 オブジェクト 3 の圧縮された情報及び合成情報の多重化情報 MPEG-4 マルチコーテ ック LSI オフ シ ェクト 1 伸張 合成動画 分離 オフ シ ェクト 2 伸張 オフ シ ェクト 3 伸張 合成
24 2006/1/26 計算機論理設計 A.Matsuzawa 24 MPEG4 の画像処理 1 ノイズ除去処理なし ブロック歪 ノイズ除去処理あり ブロック歪
25 超高速メディアプロセッサー型 SoC メディアプロセッサー + マイクロプロセッサーによる SoC を用いてデジタル HDTV などの超高速画像処理ができる Front End HDD Flash SDRAM Tuner Tuner D-VHS DVC IEEE1394 RDRAM HDD AFE IC Card 0.13um CMOS, 6Cu 35M Trs. CLK: 400MHz 2006/1/26 計算機論理設計 A.Matsuzawa 25
26 2006/1/26 計算機論理設計 A.Matsuzawa 26 ソフトウエアライブラリ Video Audio Graphics Application MPEG1 MPEG2 480P MPEG1 layer1 MPEG1 layer2 MPEG2 multi-channel Dolby Digital(AC-3) Linear PCM DVD audio DTS AAC OSD 2D graphics
27 1 世代前の超高速メディアプロセッサー型 SoC 2006/1/26 計算機論理設計 A.Matsuzawa 27 Transport Decoder Demux/ DSC Audio PLL DAC IDCT Setup RAM Video Decoder Setup ROM Setup &VLD Media Core Processor MC SDRAM I/F DMA Instruction ROM Stream Buff Audio I/F etc. Host I/F IOP System Periph XT dtlb Data Cache RAM 32bit MCU CPU Core BCU BCIF JTAG itlb Instruction Cache 0.25μm 4AL CMOS 10M transistors 121.5MIPS (121.5MHz) :32b MCU 2.6W
28 2006/1/26 計算機論理設計 A.Matsuzawa 28 チップの構成 Flash Memory SDRAM External Bus Control SDRAM Control Internal SRAM Command Bus Data Bus Cross Bar SW Command Cash Data Cash MCU (AM33) I/O Bus DMA Control Digital Demodulation, ECC Transport Decoder Stream Bus STB-peripheral I/O AV Decoder (MCP) TV Monitor I C Card SDRAM
29 2006/1/26 計算機論理設計 A.Matsuzawa 29 System analysis 1: External bus Bus occupation increases at AV replay Stream Prog. Exe TSDec. Flash DRAM Receive data fetch OSD drawing Peripheral ASIC DRAM SDRAM AV Dec. MCU AV ot Occupation of external bus (%) Occupation of external bus (%) EPG process( non AV replay) Data Instruction at AV replay Time (msec)
30 2006/1/26 計算機論理設計 A.Matsuzawa 30 System analysis 2: Internal bus Instruction execution is only 1/4 Many conflicts between data and instructions Instruction cash fill transfer Data cash Fill transfer Bus controller Inst. Data I/O MCU I-Cache D-Cache I/O data transfer Access conflicts CPU Core 22% Other access conflict Inst./Data conflict Waiting 20% 76% 34% 24% Bus access Exec. Inst. Exec. Internal status in MCU
31 Bus-slave 2006/1/26 計算機論理設計 A.Matsuzawa 31 Crossbar switch Bus-master can access to bus slave in each independently MCU Inst. access MCU Data access Crossbar switch MCU I/O access DMA controller DMA transport dec. Bus-master Main Memory (SDRAM) External Device MCP Transport Decoder Peripherals
32 2006/1/26 計算機論理設計 A.Matsuzawa 32 LSI 構成と消費電力 LSIの構成の違いにより同一の処理能力でも消費電力は3 桁違う 汎用プロセッサーが最も電力を消費する MPU DSP Dedicated LSI Clock (MHz) Parallelism GOPS Pd (mw) Pd (mw)/gops order s difference Courtesy, Prof. Brodersen, UCB
33 2006/1/26 計算機論理設計 A.Matsuzawa 33 宿題の回答 1) パイプライン構造が用いられる理由を述べよ 論理回路をラッチで挟んでやることにより複数の処理を同時に行うことができ 高速動作が可能になるため 2) 4 段のパイプラインでA, B, C, Dの処理を行う場合 処理 Aに要する時間 :t 1 =50ns パイプライン構成の場合の最大動作周波数 処理 Bに要する時間 :t 2 =60ns 非パイプラン構成と仮定した場合の最大動作周波数を求めよ 処理 Cに要する時間 :t 3 =90ns T = = 260ns 3. 8MHz 処理 Dに要する時間 :t 4 =55ns レジスタの遅延時間:t w :5ns とすると T = = 95ns 10. 5MHz 3)CPU にパイプラン構成を用いる場合の課題と対策方法を述べよ (2 つ程度 ) メモリアクセスでの衝突を発生させない 命令メモリとデータメモリの分離バスの増加多ワードの読み出し 書き込み 命令動作特に分岐命令時に時間的な矛盾を起こさない 必要に応じて NOP を挿入する分岐命令をできるだけ前に持ってくる 各パイプラインステージでの処理時間を揃える 命令の簡略化 RISC システムの採用専用演算器の設置レジスタファイルの大容量化多ワード書き込み 読み出し
34 2006/1/26 計算機論理設計 A.Matsuzawa 34 宿題 1) プロセッサを高速化する基本構造を3つ程度挙げよ 2)DSPの特徴を述べよ 3)DSPの高速化技術を2つ程度挙げよ 4) ベクトルパイプラインについて動作を説明せよ 5) 専用処理回路を設ける目的と効果について述べよ
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2008/1/15 (12) 1 2008/1/15 (12) 2 (12) http://ssc.pe.titech.ac.jp 2008/1/15 (12) 3 VLSI 100W P d f clk C V 2 dd I I I leak sub g = I sub + I g qv exp nkt exp ( 5. 6V 10T 2. 5) gd T V T ox Gordon E. Moore,
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... TV TV MPEG2 1394 JAVA HTML BML LSI Bluetooth 802.11 Linux PLC Internet ITRON 1. 2. TV -1-2 -3 3. 1. 2. TV -1-2 -3 3. 96 97 98 99 00 01 02 03 04 05 06 07 08 09 10 11 12 96/9 PerfecTV 98/4 SkyPerfecTV
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2008//5/ () 2008//5/ () 2 () http://ssc.pe.titech.ac.jp 2008//5/ () 3!! A (WCDMA/GSM) DD DoCoMo 905iP905i 2008//5/ () 4 minisd P900i SemiConsult SDRAM, MPEG4 UIMIrDA LCD/ AF ADC/DAC IC CCD C-CPUA-CPU DSPSRAM
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Course number: CSC.T341 コンピュータ論理設計 Computer Logic Design 10. シングルサイクルプロセッサのデータパス Datapath for Single Cycle Processor 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
Mixed Signal SOC Circuit Design
1 STRJ WS: March 4, 2004 STRJ WS: March 4, 2004 2 STRJ WS: March 4, 2004 3 STRJ WS: March 4, 2004 4 DVD TV 12 LSI () STRJ WS: March 4, 2004 5 PC, Flash, CCD 2003.10.27pp.129-130 STRJ WS: March 4, 2004
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011-05-19 011 年前学期 TOKYO TECH 命令処理のための基本的な 5 つのステップ 計算機アーキテクチャ第一 (E) 5. プロセッサの動作原理と議論 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W61 講義室木曜日 13:0-1:50 IF(Instruction Fetch) メモリから命令をフェッチする. ID(Instruction Decode)
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic
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テストコスト抑制のための技術課題－DFTとATEの観点から
2 -at -talk -talk -drop 3 4 5 6 7 Year of Production 2003 2004 2005 2006 2007 2008 Embedded Cores Standardization of core Standard format Standard format Standard format Extension to Extension to test
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計算機ハードウエア 2017 年度前期 第 4 回 前回の話 コンピュータバスの構成 データバス I/O (Input/ Output) CPU メモリ アドレスバス コントロールバス コンピュータバスは コンピュータ本体 (CPU) と そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ 共用の信号伝送路である CPU は バス を制御して 複数のデバイス ( メモリや I/O)
Agenda GRAPE-MPの紹介と性能評価 GRAPE-MPの概要 OpenCLによる四倍精度演算 (preliminary) 4倍精度演算用SIM 加速ボード 6 processor elem with 128 bit logic Peak: 1.2Gflops
Agenda GRAPE-MPの紹介と性能評価 GRAPE-MPの概要 OpenCLによる四倍精度演算 (preliminary) 4倍精度演算用SIM 加速ボード 6 processor elem with 128 bit logic Peak: 1.2Gflops ボードの概要 Control processor (FPGA by Altera) GRAPE-MP chip[nextreme
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2010 年 後 学 期 レポート 問 題 計 算 機 アーキテクチャ 第 二 (O) 4. シングルサイクルプロセッサの 実 装 とパイプライン 処 理 大 学 院 情 報 理 工 学 研 究 科 計 算 工 学 専 攻 吉 瀬 謙 二 kise _at_ cs.titech.ac.jp S321 講 義 室 月 曜 日 5,6 時 限 13:20-14:50 1 1. 1から100までの 加 算
「FPGAを用いたプロセッサ検証システムの製作」
FPGA 2210010149-5 2005 2 21 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i 1. 1 2. 3 2.1 HDL FPGA 3 2.2 5 2.3 6 2.3.1 FPGA 6 2.3.2 Flash Memory 6 2.3.3 Flash Memory 7 2.3.4
計算機アーキテクチャ
計算機アーキテクチャ 第 11 回命令実行の流れ 2014 年 6 月 20 日 電気情報工学科 田島孝治 1 授業スケジュール ( 前期 ) 2 回日付タイトル 1 4/7 コンピュータ技術の歴史と コンピュータアーキテクチャ 2 4/14 ノイマン型コンピュータ 3 4/21 コンピュータのハードウェア 4 4/28 数と文字の表現 5 5/12 固定小数点数と浮動小数点表現 6 5/19 計算アーキテクチャ
PowerPoint プレゼンテーション
コンピュータアーキテクチャ 第 11 週 制御アーキテクチャ メモリの仕組 2013 年 12 月 4 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ
ソフトウェア基礎技術研修
マルチサイクルを用いた実現方式 ( 教科書 5. 節 ) マルチサイクル方式 () 2 つのデータパス実現方式 単一クロックサイクル : 命令を クロックサイクルで処理 マルチクロックサイクル : 命令を複数クロックサイクルで処理 単一クロックサイクル方式は処理効率が悪い. CLK 処理時間 命令命令命令命令命令 時間のかかる命令にクロック サイクル時間をあわさなければならない. 余り時間の発生 クロック
Slides: TimeGraph: GPU Scheduling for Real-Time Multi-Tasking Environments
計算機アーキテクチャ第 11 回 マルチプロセッサ 本資料は授業用です 無断で転載することを禁じます 名古屋大学 大学院情報科学研究科 准教授加藤真平 デスクトップ ジョブレベル並列性 スーパーコンピュータ 並列処理プログラム プログラムの並列化 for (i = 0; i < N; i++) { x[i] = a[i] + b[i]; } プログラムの並列化 x[0] = a[0] + b[0];
橡SysAbst.PDF
99/10/7 wada@ie ie.u-ryukyu.ac..ac.jp http://bw bw-www.ie.u-ryukyu.ac..ac.jp/~wada/ PC MPEG2 3 / [1] PC LSI PC LSI LSI PentiumPC Video L2 Cache Frame Memory Graphic Controller LAN Modem Core Chip Set Pentium
TULを用いたVisual ScalerとTDCの開発
TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ
情報科学概論
情報科学概論 映像 1 年前期 選択 担当 : 浦谷則好 http://uratani-n.com/info-science/ uratani@cs.t-kougei.ac.jp 前回の課題 コンピュータの歴史について学んだことをできるだけ記せ 将来の PC に備えて欲しい機能, あるいはアプリケーションについて記せ クラウド上に自分の記憶の保存または他の人の記憶のインストール 人間が見た映像や聴いた音を記録し
A Responsive Processor for Parallel/Distributed Real-time Processing
E-mail: yamasaki@{ics.keio.ac.jp, etl.go.jp} http://www.ny.ics.keio.ac.jp etc. CPU) I/O I/O or Home Automation, Factory Automation, (SPARC) (SDRAM I/F, DMAC, PCI, USB, Timers/Counters, SIO, PIO, )
Express5800/120Ed
Pentium 60% 1. N8500-570A N8500-662 N8500-663 N8500-664 ( /800EB(256)) ( /800EB(256)-9W) ( /800EB(256)-9W2) ( /1BG(256)) Windows NT Server 4.0 Windows 2000 HDD HDD CPU Pentium 800EBMHz1 Pentium 1BGHz1
スライド 1
入出力,OS, 計算機の高速化 1 0 と 1 の世界 これまで何を学んだか 2 進数, 算術演算, 論理演算, 浮動小数点数 計算機はどのように動くのか プロセッサとメモリ 演算命令, ロード ストア命令, 分岐命令 計算機はどのように構成されているのか 組合せ回路 論理関数 論理式の標準形, 論理式の簡単化 順序回路 有限状態機械 メインメモリ, キャッシュメモリ 2 目次 プロセッサとメモリ
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知能制御システム学 画像処理の高速化 OpenCV による基礎的な例 東北大学大学院情報科学研究科鏡慎吾 swk(at)ic.is.tohoku.ac.jp 2007.07.03 リアルタイム処理と高速化 リアルタイム = 高速 ではない 目標となる時間制約が定められているのがリアルタイム処理である.34 ms かかった処理が 33 ms に縮んだだけでも, それによって与えられた時間制約が満たされるのであれば,
卒論発表
0 年度 ( 平成 年度 ) 広島市大 卒業研究 実現するアルゴリズムの証明に 注目した ASIP のシステム検証 広島市立大学 情報科学部 情報工学科錦織光輝 ( 高橋隆一指導 ) Mitsuki Nishikori 研究背景 0 年代には Verilog HDL によって仕様を記述し, 論理合成によって回路を実現するスタイルが普及した 検証技術が論理合成に続く技術として期待されている 満たすべき性質をアサーションとして記述することによるシミュレーションでの検証
スライド 1
東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x
1 osana@eee.u-ryukyu.ac.jp : FPGA : HDL, Xilinx Vivado + Digilent Nexys4 (Artix-7 100T) LSI / PC clock accurate / Artix-7 XC7A100T Kintex-7 XC7K325T : CAD Hands-on: HDL (Verilog) CAD (Vivado HLx) : 28y4
橡EN1165.PDF
G780(7ZMMP-KK F1C) BIOS Setup 1 G780(7ZMMP-KK F1C) 2 G780(7ZMMP-KK F1C) 3 G780(7ZMMP-KK F1C) 4 G780(7ZMMP-KK F1C) 1st Boot Device 2nd Boot Device 3rd Boot Device S.M.A.R.T. for Hard Disks BootUp Num-Lock
橡夏の学校９９.PDF
VLSI LSI 99/8/20 wada@ie.u-ryukyu.ac.jp http://bw-www.ie.u-ryukyu.ac.jp/~wada/ LSI PC MPEG2 3 LSI LSI LSI 1997 8 23... LSI [1] PC LSI PC LSI PentiumPC L2 Cache Pentium Frame Memory Core Chip Set HOST BUS
Microsoft PowerPoint - Sol7 [Compatibility Mode]
![Microsoft PowerPoint - Sol7 [Compatibility Mode]](/thumbs/96/126579889.jpg "Microsoft PowerPoint - Sol7 [Compatibility Mode]")
ミニクイズ 4 E ハザード ( つ前の命令の結果を必要とする状況 ) が発生する条件を つ挙げよ. また それぞれの時に 制御線 ForwardA, ForwardB はどのように設定すれば良いか? ( 回答 ) E/.RegWrite= かつ E/.RegisterRd = ID/.RegisterRs この時,ForwardA = と制御すれば良い. E/.RegWrite= かつ E/.RegisterRd
単位、情報量、デジタルデータ、CPUと高速化 ～ICT用語集～
CPU ICT mizutani@ic.daito.ac.jp 2014 SI: Systèm International d Unités SI SI 10 1 da 10 1 d 10 2 h 10 2 c 10 3 k 10 3 m 10 6 M 10 6 µ 10 9 G 10 9 n 10 12 T 10 12 p 10 15 P 10 15 f 10 18 E 10 18 a 10 21
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計算機構成論 II 第 1 回 ( 全 15 回 ) 2017 年 10 月 5 日 ( 木 ) 知能情報工学科 横田孝義 1 授業計画 10/6 10/12 10/19 10/28 11/2 11/9 11/16 11/21 12/7 12/14 12/21 1/11 1/18 1/25 2/1 2/8 定期テスト 2 テキスト 朝倉書院尾内理紀夫著 ISBN978-4-254-12701-0 C3341
2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE
差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである
ソフトウェア基礎技術研修
算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない
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2012-05-31 2011 年前学期 TOKYO TECH 固定小数点表現 計算機アーキテクチャ第一 (E) あまり利用されない 小数点の位置を固定する データ形式 (2) 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W641 講義室木曜日 13:20-14:50-2.625 符号ビット 小数点 1 0 1 0 1 0 1 0 4 2 1 0.5 0.25 0.125
東芝レビュー2000年8月
BSLSI LSI Chip Set for BS Digital HDTV Receivers SAKURAI Masaru SAWA Shigetaka ISHIKAWA Tatsuya YOSHIOKA Kenji KAI Naoyuki NAGOYA Tetsuo IKEDA Kazumasa MANAKA Shigeyuki OKUYAMA Takehiko ARAFUNE Takeo Broadcast
ｽﾗｲﾄﾞ ﾀｲﾄﾙなし
(1) - E-Mail: katto@waseda.jp Y U V R G B (1/30 ) RGB / YUV = B G R V U Y 0.31 0.52 0.21 0.32 0.28 0.60 0.11 0.59 0.30 RGB YUV CCIR 601 4:4:4 4:2:2 4:2:0 Y Y Y U V U V U V YUVUV UV 4:2:0 4:2:2 (RGB8 )
26102 (1/2) LSISoC: (1) (*) (*) GPU SIMD MIMD FPGA DES, AES (2/2) (2) FPGA(8bit) (ISS: Instruction Set Simulator) (3) (4) LSI ECU110100ECU1 ECU ECU ECU ECU FPGA ECU main() { int i, j, k for { } 1 GP-GPU
インテル アーキテクチャプラットフォーム リーダーシップ 2000 年 12 月 21 日 第 14 回数値流体力学シンポジウム インテル株式会社 ia 技術本部本部長坂野勝美
インテル アーキテクチャプラットフォーム リーダーシップ 2000 年 12 月 21 日 第 14 回数値流体力学シンポジウム インテル株式会社 ia 技術本部本部長坂野勝美 インテル アーキテクチャ プロセッサロードマップ 2000 年第 4 四半期 2001 年上半期 サーバ / インテル Pentium III インテル Itanium ワークステーション Xeon プロセッサプロセッサ パフォーマンスインテル
02_Matrox Frame Grabbers_1612
Matrox - - Frame Grabbers MatroxRadient ev-cxp Equalizer Equalizer Equalizer Equalizer 6.25 Gbps 20 Mbps Stream channel Control channel Stream channel Control channel Stream channel Control channel Stream
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計算機基礎第 7 回 ノイマン型計算機 (2) 1 スタックの練習問題 逆ポーランド表記 ( 後置記法 : postfix notation) に変換してみよ 1+2*3+4 1 2 3 * + 4 + (1+2)*3+4 1 2 + 3 * 4 + 1+2*(3+4) 下の 3 番目と同じ 中置記法 (infix notation) に変換してみよ 1 2 + 3 * 4 + (1 + 2) *
2
L C -24K 9 L C -22K 9 2 3 4 5 6 7 8 9 10 11 12 11 03 AM 04 05 0 PM 1 06 1 PM 07 00 00 08 2 PM 00 4 PM 011 011 021 041 061 081 051 071 1 2 4 6 8 5 7 00 00 00 00 00 00 00 00 30 00 09 00 15 10 3 PM 45 00
スライド 1
swk(at)ic.is.tohoku.ac.jp 2 Outline 3 ? 4 S/N CCD 5 Q Q V 6 CMOS 1 7 1 2 N 1 2 N 8 CCD: CMOS: 9 : / 10 A-D A D C A D C A D C A D C A D C A D C ADC 11 A-D ADC ADC ADC ADC ADC ADC ADC ADC ADC A-D 12 ADC
2
SLIM DESIGN AV SURROUND RECEIVER NR1608 2 AV 105mm AV NR1608 3D Dolby Atmos DTS:X 4K HDR UHD 8 HDMI 2 3 DVD CD Wi-Fi Bluetooth AirPlay USB Marantz Sound Slim Design Control Center 3 DAC AV NR1608 SLIM
AX-D701[DOM]
![AX-D701[DOM]](/thumbs/102/154024140.jpg "AX-D701[DOM]")
AX-D701 4 7 LVT1438-001A 1 2 47 8 8 9 12 12 14 14 16 18 20 22 22 23 23 24 26 2728 2930 29 29 29 30 30 3133 31 31 344 343 36 37 37 37 38 38 40 40 41 41 42 42 43 44 44 4 4 462 4647 48 49 49 0 0 0 0 1 1 1
この方法では, 複数のアドレスが同じインデックスに対応づけられる可能性があるため, キャッシュラインのコピーと書き戻しが交互に起きる性のミスが発生する可能性がある. これを回避するために考案されたのが, 連想メモリアクセスができる形キャッシュである. この方式は, キャッシュに余裕がある限り主記憶の
計算機システム Ⅱ 演習問題学科学籍番号氏名 1. 以下の分の空白を埋めなさい. CPUは, 命令フェッチ (F), 命令デコード (D), 実行 (E), 計算結果の書き戻し (W), の異なるステージの処理を反復実行するが, ある命令の計算結果の書き戻しをするまで, 次の命令のフェッチをしない場合, ( 単位時間当たりに実行できる命令数 ) が低くなる. これを解決するために考案されたのがパイプライン処理である.
1 122
6 1 2 3 4 5 6 1 122 PhoenixBIOS Setup Utility MainAdvancedSecurityPowerExit MainSystem DevicesSecurityBootExit System Time: [XX:XX:XX] [XX:XX:XX] System Date: [XX/XX/XX] [XX/XX/XXXX] Item Specific Help
2005 1
25 SPARCstation 2 CPU central processor unit 25 2 25 3 25 4 DRAM 25 5 25 6 : DRAM 25 7 2 25 8 2 25 9 2 bit: binary digit V 2V 25 2 2 2 2 4 5 2 6 3 7 25 A B C A B C A B C A B C A C A B 3 25 2 25 3 Co Cin
Microsoft PowerPoint - ICD2011UenoSlides.pptx
画像認識向け 3 次元積層 アクセラレータ アーキテクチャの検討 九州大学大学院システム情報科学府学院 * 九州大学大学院システム情報科学研究院 ** 上野伸也 * Gauthier Lovic Eric** 井上弘士 ** 村上和彰 ** 1 概要 画像認識技術 アクセラレータによる高性能 低消費エネルギー化 アプリケーション分析 アクセラレータ アーキテクチャ検討ア 性能 消費エネルギー評価 まとめ
コンピュータの仕組み（1）ハードウェア
Copyright 守屋悦朗 2005 コンピュータの仕組み (1) ハードウェア 2.1 CPU の基本原理 2 つの整数の和を出力するプログラムを考えよう main() { int a, b, c; /* 変数 a,b が整数値をとる変数であることを宣言する */ a = 1; /* a に 1 を代入する */ b = 2; /* b に 2 を代入する */ c = a+b; /* a と
<4D F736F F F696E74202D C190DD B A CB48D65208E DC58F49205B8CDD8AB B83685D>
今さら聞けない高位合成 ~ 一から学ぶ高位合成 ~ シャープ株式会社電子デバイス事業本部副参事山田晃久 1 ハードウェア設計と抽象度 要求仕様 動作仕様設計制約 ( コスト 性能 消費電力 ) システムの実現方式を決定システム設計 ( 動作レベル設計 ) ( アーキテクチャ アルゴリズム ) システム分割 (HW/SW) 機能ブロック RTL 記述 機能設計 (RTL 設計 ) 論理合成 ハードウェアの処理を設計
untitled
4 1 1 7 7 10 10 HDD 15 CD-ROM 15 FDD 16 16 17 18 BIOS 18 BIOS 18 OSWindowsXP 22 22 30 33 IC CPU ICAND,OR NOT IC CPU IC IC 1-1 (Hard Disk Drive) CD-ROM (Floppy Disk Drive) 1 Input Output CPU CPU CPU CPU
LSI A B C D CPU for i=0; i DSP-A1
NATURAL SOUND AV AMPLIFIER NATURAL SOUND AV AMPLIFIER DSP A1 CINEMA DSP 7ch DOLBY DIGITAL POWER INPUT SELECTOR VOLUME 16 20 12 28 8 STANDBY/ON DIGITAL DSP DIGITAL SOURCE AC-3 TV/DBS VCR 1 VCR 2 DVD/VCR
<4D F736F F F696E74202D E291AB92B B1C3DECADEB2BD2E B8CDD8AB B83685D>
超電導でできること デバイス研究開発 ( コンピュータ ルータタ ) 内容 進歩してきた半導体回路の現状 なぜ超電導回路? 超電導コンピュータ ルータの研究 コンピュータの基礎 : 2 進数 普段の我々の生活 0~9 の 10 個で表現 コンピュータ内部の世界 1 と 0 の 2 個で表現 10 進数 2 進数 10 3 の位 10 2 の位 10 1 の位 10 0 の位 2 3 の位 2 2 の位
< B8CDD8AB B83685D>
() 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに アウトオブオーダ処理 工学部講義 はじめに 本講義の目的 の基本を学ぶ 場所 火曜日 8:40-0:0 工学部 号館 4 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/ 教科書 坂井修一
N Express5800/R320a-E4 N Express5800/R320a-M4 ユーザーズガイド
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
Express5800/R320a-E4, Express5800/R320b-M4ユーザーズガイド
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
L C -6D Z3 L C -0D Z3 3 4 5 6 7 8 9 10 11 1 13 14 15 16 17 OIL CLINIC BAR 18 19 POWER TIMER SENSOR 0 3 1 3 1 POWER TIMER SENSOR 3 4 1 POWER TIMER SENSOR 5 11 00 6 7 1 3 4 5 8 9 30 1 3 31 1 3 1 011 1
ｽﾗｲﾄﾞ ﾀｲﾄﾙなし
2019. 7.18 Ibaraki Univ. Dept of Electrical & Electronic Eng. Keiichi MIYAJIMA 今後の予定 7 月 18 日メモリアーキテクチャ1 7 月 22 日メモリアーキテクチャ2 7 月 29 日まとめと 期末テストについて 8 月 5 日期末試験 メモリアーキテクチャ - メモリ装置とメモリアーキテクチャ - メモリアーキテクチャメモリ装置とは?
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動 画 像 符 号 化 標 準 H.264/AVCに おける 高 性 能 VLSIの 開 発 宋 天 島 本 隆 徳 島 大 学 大 学 院 ソシオテクノサイエンス 研 究 部 情 報 ソリューション 部 門 計 算 機 システム 工 学 大 講 座 1 背 景 1997 年 ~2004 年 白 川 研 究 室 ( 大 阪 大 学 ) 2004 年 ~ 今 徳 島 大 学 來 山 研 究 室 助 教
2
8 23 32A950S 30 38 43 52 2 3 23 40 10 33 33 11 52 4 52 7 28 26 7 8 8 18 5 6 7 9 8 17 7 7 7 38 10 12 9 23 22 22 8 53 8 8 8 8 1 2 3 17 11 52 52 19 23 29 71 29 41 55 22 22 22 22 22 55 8 18 31 9 9 54 71 44
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コンピュータアーキテクチャ 第 7 週命令セットアーキテクチャ ( 命令の表現 命令の実行の仕組 ) 2013 年 11 月 6 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現
nakayama15icm01_l7filter.pptx
Layer-7 SDN SDN NFV 50 % 3 MVNO 1 2 ICM @ 2015/01/16 2 1 1 2 2 1 2 2 ICM @ 2015/01/16 3 2 Service Dependent Management (SDM) SDM Simple Management of Access-Restriction Translator Gateway (SMART-GW) ICM
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![Microsoft PowerPoint - multi_media05-dct_jpeg [互換モード]](/thumbs/66/54949554.jpg "Microsoft PowerPoint - multi_media05-dct_jpeg [互換モード]")
マルチメディア工学 マルチメディアデータの解析データ圧縮 : 離散コサイン変換と JPEG マルチメディア工学 : 講義計画 イントロダクション コンピュータグラフィックス (Computer Graphics: CG) マルチメディアデータの解析 佐藤嘉伸 大阪大学大学院医学系研究科放射線統合医学講座 yoshi@image.med.osaka u.ac.jp http://www.image.med.osaka
7 7
7 7 w w AmbientTempAlm00 AmbientTempAlm02 AmbientTempAlm07 AmbientTempAlm09 BMC Unsync BMC0 Not Ready BMC1 Not Ready Cor0 +12vAlm 00 Cor0 +12vAlm 02 Cor0 +12vAlm 07 Cor0 +12vAlm 09 Cor0 +2.5vAlm 00 Cor0
Microsoft PowerPoint - ARTD 2.3new_datasheet.ppt
製品 Ver2.3 の主な特徴 C 言語からのハードウェア開発 SystemCサポート ( サブセット ) 自動アーキテクチャ合成 最新技術のデータフロー解析 資源の配置と割り当て スケジューリングの自動化とコントローラの生成 詳細なパフォーマンス解析機能 パイプライン化されたVLIWアーキテクチャのコントローラ ASICとFPGAへのインプリメンテーション パス C/HDL テストベンチ生成 サイクル
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2009 年後学期 プロセッサのデータパス ( シングル サイクル ) 計算機アーキテクチャ第二 (O) 5. パイプライン処理 大学院情報理工学研究科計算工学専攻吉瀬謙二 kise _at_ cs.titech.ac.jp S321 講義室月曜日 5,6 時限 13:20-14:50 1 プロセッサのデータパス ( パイプライン処理 ) ハザード (hazard) Clock 1: 命令を適切なサイクルで実行できないような状況が存在する.
スライド 1
東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 13. メモリシステム ( 教科書 8 章 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ選択( 復習 ) MIPS の構造 PC 命令デコーダ 次 PC 計算 mux 32x32 ビットレジスタファイル
デジタルカメラ用ISP：Milbeaut
ISP Milbeaut Image Signal Processor: Milbeaut あらまし MilbeautISP Image Signal Processor 20 Mpixel Milbeaut6 MB91696AM MB91696AM Abstract Milbeaut is an image signal processor (ISP) that realizes a digital
1 138
5 1 2 3 4 5 6 7 8 1 138 BIOS Setup Utility MainAdvancedSecurityPowerExit Setup Warning Item Specific Help Setting items on this menu to incorrect values may cause your system to malfunction. Select 'Yes'
12 DCT A Data-Driven Implementation of Shape Adaptive DCT
12 DCT A Data-Driven Implementation of Shape Adaptive DCT 1010431 2001 2 5 DCT MPEG H261,H263 LSI DDMP [1]DDMP MPEG4 DDMP MPEG4 SA-DCT SA-DCT DCT SA-DCT DDMP SA-DCT MPEG4, DDMP,, SA-DCT,, ο i Abstract
Express5800/110Ee Pentium 1. Express5800/110Ee N N Express5800/110Ee Express5800/110Ee ( /800EB(256)) ( /800EB(256) 20W) CPU L1 L2 CD-
Express5800/110Ee Pentium 1. Express5800/110Ee N8500-654 N8500-655 Express5800/110Ee Express5800/110Ee ( /800EB(256)) ( /800EB(256) 20W) CPU L1 L2 CD-ROM LAN Windows NT Server 4.0 Pentium 800EBMHz 1 (
スライド 1
東北大学工学部機械知能 航空工学科 2015 年度 5 セメスター クラス D 計算機工学 5. 命令セットアーキテクチャ ( 教科書 6.1 節, 6.2 節 ) 大学院情報科学研究科鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 計算機の基本構成 メモリ プロセッサ データ領域 データデータデータ load store レジスタ PC プログラム領域
HPCマシンの変遷と 今後の情報基盤センターの役割
筑波大学計算科学センターシンポジウム 計算機アーキテクトが考える 次世代スパコン 2006 年 4 月 5 日 村上和彰 九州大学 murakami@cc.kyushu-u.ac.jp 次世代スパコン ~ 達成目標と制約条件の整理 ~ 達成目標 性能目標 (2011 年 ) LINPACK (HPL):10PFlop/s 実アプリケーション :1PFlop/s 成果目標 ( 私見 ) 科学技術計算能力の国際競争力の向上ならびに維持による我が国の科学技術力
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Express5800/R320a-E4/Express5800/R320b-M4ユーザーズガイド
7 7 障害箇所の切り分け 万一 障害が発生した場合は ESMPRO/ServerManagerを使って障害の発生箇所を確認し 障害がハー ドウェアによるものかソフトウェアによるものかを判断します 障害発生個所や内容の確認ができたら 故障した部品の交換やシステム復旧などの処置を行います 障害がハードウェア要因によるものかソフトウェア要因によるものかを判断するには E S M P R O / ServerManagerが便利です
Express5800/320Fc-MR
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
Microsoft Word - archip.doc
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Nios II - PIO を使用した I2C-Bus （2ワイヤ）マスタの実装
LIM Corp. Nios II - PIO を使用した I 2 C-Bus (2 ワイヤ ) マスタの実装 ver.1.0 2010 年 6 月 ELSEN,Inc. 目次 1. はじめに... 3 2. 適用条件... 3 3. システムの構成... 3 3-1. SOPC Builder の設定... 3 3-2. PIO の設定... 4 3-2-1. シリアル クロック ライン用 PIO
M707
M707 PRINTED IN JAPAN B64-1206-00(MC) 99/2 1 98/12 11 10 9 8 7 6 5 4 3 2 1 CONTENTS 3 8 10 18 20 24 28 32 34 36 38 42 45 45 46 50 51 3 3 - - 4 5 6 7 1 2 + - CEIVER GER DSP CONTROL TV1/2 VD OPEN DISP MODE
Monthly Research / セキュアハードウェアの登場とその分析
Monthly Research セキュアハードウェアの登場とその分析 株式会社フォティーンフォティ技術研究所 http://www.fourteenforty.jp Ver2.00.02 1 セキュアハードウェア ハードウェアレベルでのセキュリティ拡張や それを実装したハードウェアが提案されている 通常のマイクロプロセッサを拡張することで柔軟性を確保する試みもある 今回は主に ARM TrustZone
FIT2013( 第 12 回情報科学技術フォーラム ) C-017 SIMD Implementation and evaluation of a morphological pattern spectrum using an highly-parallel SIMD matrix process
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