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1 0 Virtex TM -II FPGA : DS031-1 (v2.0) Virtex -II 業界初の Platform FPGA ソリューション IP-Immersion アーキテクチャ - 集積度は 4 万から 800 万システムゲートまで - 内部クロックスピードが 420MHz 注 - 840Mb/s 以上の I/O 注 注 : 以降の改訂時に変更される場合があります SelectAM メモリ階層 - 18Kb ブロック SelectAM に 3Mb のDual-Port AM - 最大 1.5Mb までの分散 SelectAM 外部メモリへの高速インターフェイス - DAM インターフェイス - SD / DD SDAM - ネットワーク FCAM - 低レイテンシ DAM - SAM インターフェイス - SD / DD SAM - QD TM SAM - CAM インターフェイス 四則演算ファンクション - 専用 18 X 18 ビット乗算器ブロック - 高速ルックアヘッドキャリーロジックチェーン 柔軟性の高いロジックリソース - 最大 93,184 個のクロックイネーブル付き内部レジスタ / ラッチ - 最大 93,184 個のルックアップテーブル (LUT) またはカスケード可能 16 ビットシフトレジスタ - 多入力マルチプレクサおよび多入力ファンクションのサポート - 水平方向カスケードチェーンおよび積和 (SOP) のサポート - 内部トライステートバス 高性能クロック管理回路 - 最大 12 個の DCM ( デジタルクロックマネージャ ) - 正確なクロックスキュー調整 - 柔軟性の高い周波数合成 - 高性能位相シフト - 16 個のグローバルクロックマルチプレクサバッファ Active Interconnect テクノロジ - 第四世代のセグメント配線ストラクチャ - 予測可能な高速配線遅延 ファンアウトの影響なし SelectI/O -Ultra テクノロジ - 最大 1,108 本のユーザー I/O - 19 種類のシングルエンド I/O 標準と 6 種類の差動信号 I/O 標準 - 各 I/O に 2mA から 24mA までのプログラマブルシンク電流 - DCI ( デジタル制御インピーダンス ) I/O : シングルエンド I/O 標準にオンチップ終端抵抗 - PCI-X 準拠 (3.3V 66MHzおよび133MHz) PCI 準拠 (3.3V 33MHz および 66MHz) CardBus 準拠 (3.3V 33MHz) - 差動信号 - 電流モードドライバ付き 840Mb/s の LVDS ( 低電圧差動信号 I/O) - バス LVDS I/O (BLVDS) - 電流モードバッファ付き LTD (Lightning Data Transport) I/O - LVPECL (Low-Voltage Positive Emitter-Coupled Logic) I/O - ビルトイン DD 入力 / 出力レジスタ - 独自の高性能 SelectLink テクノロジ - 広帯域データパス - DD ( ダブルデータレート ) 接続 - Web ベースの HDL 生成手法 Xilinx Foundation および Alliance シリーズ開発システムによるサポート - VHDL および Verilog が統合可能なデザインフロー - システムゲートが 1,000 万までのデザインをコンパイル - ITD ( インターネットチームデザイン ) ツール SAM ベースのインシステムコンフィギュレーション - 高速 SelectMAP コンフィギュレーション - トリプル DES ( データ暗号化標準 ) セキュリティオプション ( ビットストリーム暗号化 ) - IEEE1532 のサポート - 部分的なリコンフィギュレーション 2001 Xilinx, Inc. All rights reserved. Xilinx DS031-1 (v2.0)

2 - 無制限のリプログラマビリティ - リードバック機能 0.12μm 高速トランジスタを使用した 0.15μm の 8 層メタルプロセス技術の採用 1.5V (V CCINT ) のコア電源電圧 専用 3.3V V CCAUX 補助電圧および V CCO I/O 電源電圧 1 : Virtex-II X IEEE 準拠のバウンダリスキャンロジックのサポート 3 種のファインピッチ (0.80mm 1.00mm および 1.27mm) でフリップチップおよびワイヤボンドのボールグリッドアレイ (BGA) パッケージ 100% 工場テスト済み CLB (1 CLB = 4 = 128 ) SelectAM 18Kb AM AM (Kb) (Kb) DCM I/O (1) XC2V40 40K 8 x XC2V80 80K 16 x XC2V K 24 x 16 1, XC2V K 32 x 24 3, XC2V1000 1M 40 x 32 5, XC2V M 48 x 40 7, XC2V2000 2M 56 x 48 10, , XC2V3000 3M 64 x 56 14, , XC2V4000 4M 80 x 72 23, , XC2V6000 6M 96 x 88 33,792 1, , ,104 XC2V8000 8M 112 x ,592 1, , ,108 : 1. 詳細は 表 2 ユーザー I/O パッドの最大数 を参照してください Virtex-II ファミリは 低集積から高集積までのどの集積度のデザインでも性能が高くなるように開発された Platform FPGA で デザインは IP コアおよびカスタマイズモジュールに基づいています このファミリは 電気通信 ワイヤレス ネットワーキング ビデオ および DSP アプリケーション向けの完全ソリューションで PCI LVDS および DD などのインターフェイスを備えています 最先端の 0.15μm/0.12μm CMOS の 8 層メタルプロセス処理と Virtex-II アーキテクチャは 低電力消費で高速動作するように最適化されています Virtex-II ファミリでは 柔軟性の高いさまざまな機能と最大 1,000 万までのシステムゲートを組み合わせることで プログラマブルロジックデザインを最大限に活用できます またこのファミリは マスクでプログラムされたゲートアレイの代替品として使用できます 表 1 で示すように Virtex-II ファミリは 11 種類のデバイスから構成され システムゲートの範囲は 4 万から 800 万個です 0.80mm 1.00mm および 1.27mm ピッチのボールグリッドアレイ (BGA) パッケージが利用できます BGA パッケージの中には 従来のワイヤボンドインターコネクトに加え フリップチップインターコネクトが使用されているものもあります フリップチップインターコネクトを使用すると ワイヤボンドインターコネクトを使用する場合よりも多くの I/O が使用できます フリップチップインターコネクトを使用したパッケージでは ピンを多く使用でき また熱容量も大きくなります 表 2 に 使用できるユーザー I/O の最大数を示します このセクションの終わりの表 6 に ワイヤボンドまたはフリップチップテクノロジを使用したデバイスとパッケージの各組み合わせで使用できる I/O の最大数を示します 1 DS031-1 (v2.0)

3 2 : I/O XC2V40 88 XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V6000 1,104 XC2V8000 1,108 Virtex-II Virtex-II デバイスは さまざまなコンフィギャブルエレメントが含まれるユーザープログラマブルゲートアレイです Virtex-II アーキテクチャは 高集積で高速なロジックデザイン向けに最適化されています 図 1 に示すように プログラマブルデバイスは入力 / 出力ブロック (IOB) と内部コンフィギャブルロジックブロック (CLB) から構成されています DCM DCM IOB CLB SelectAM DS031_28_ : Virtex-II プログラマブル I/O ブロックでは パッケージピンと内部コンフィギャブルロジックのインターフェイスを提供します プログラマブル IOB では 普及している最先端の I/O 標準のほとんどがサポートされています 内部コンフィギャブルロジックは 次の 4 つの主要エレメントで構成されています コンフィギャブルロジックブロック (CLB) では 組み合わせロジックまたは単一ロジックのファンクションエレメントを提供します ここに 基本的な記憶エレメントも 含まれています 各 CLB エレメントに接続している BUFT ( トライステートバッファ ) は 専用のセグメント可能な水平方向の配線リソースを駆動します ブロック SelectAM メモリでは Dual-Port AM で構成される大規模な 18Kb の記憶エレメントを提供します 乗算ブロックは 18 X 18 ビットの専用乗算器で構成されます DCM ( デジタルクロックマネージャ ) ブロックでは クロック分配遅延の調整 クロックの乗算と除算 コース DS031-1 (v2.0)

4 グレインまたはファイングレイン位相シフトなどが行われます Active Interconnect テクノロジは新世代のプログラマブル配線リソースで 上記の全エレメントを接続します GM ( 汎用配線マトリックス ) は配線スイッチのアレイです 各プログラマブルエレメントはそれぞれ 1 つのスイッチマトリックスに接続されるため GM に複数接続できることになります プログラマブルインターコネクト全体は階層構造になっており 高速デザインをサポートするように設計されています 配線リソースを含む全プログラマブルエレメントは スタティックメモリセルに格納される値で制御されます これらの値はコンフィギュレーション中にメモリセルに読み込まれます 値を読み込み直すとプログラマブルエレメントのファンクションを変更できます Virtex-II このセクションでは Virtex-II の機能について簡単に説明します / (IOB) IOB はプログラマブルで 次の 3 つのブロックに分類されます シングルデータレートまたはダブルデータレート (DD) レジスタが 1 つ付いた入力ブロック シングルデータレートまたは DD ( ダブルデータレート ) レジスタが 1 つ付いた出力ブロック トライステートバッファ付き ( オプション ) 直接駆動またはシングルデータレート /DD レジスタを介して駆動可能 双方向ブロック ( 入力 / 出力コンフィギュレーションの組み合わせ ) これらのレジスタは エッジトリガ型 D タイプフリップフロップまたはレベルセンシティブのラッチです IOB では 次のシングルエンド I/O 標準がサポートされています LVTTL LVCMOS (3.3V 2.5V 1.8V 1.5V) PCI-X 準拠 (3.3V 66MHzおよび133MHz) PCI 準拠 (3.3V 33MHz および 66MHz) CardBus 準拠 (3.3V 33MHz) GTL および GTLP HSTL (Class I II III IV) SSTL (3.3V および 2.5V Class I および II) AGP-2X DCI ( デジタル制御インピーダンス ) I/O では 各 I/O エレメントのオンチップ終端が提供されます また IOB エレメントでは次の差動信号 I/O 標準もサポートされています LVDS BLVDS (Bus LVDS) ULVDS LDT LVPECL 各差動信号では 2 つの隣接パッドが使用されます 2 つまたは 4 つの IOB ブロックは 1 つのスイッチマトリックスに接続され 配線リソースにアクセスします (CLB) CLB リソースには 4 つのスライスと 2 つのトライステートバッファが含まれます 各スライスは同等で 次のものから構成されています 2 つのファンクションジェネレータ (F および G) 2 つの記憶エレメント 四則演算ロジックゲート 大型マルチプレクサ 多くのファンクション 高速キャリールックアヘッドチェーン 水平方向のカスケードチェーン (O ゲート ) ファンクションジェネレータ F および G は 4 入力ルックアップテーブル (LUT) 16 ビットシフトレジスタ または 16 ビット分散 SelectAM メモリとしてコンフィギュレーションできます 記憶エレメントは エッジトリガ型 D タイプフリップフロップまたはレベルセンシティブラッチのいずれかとしてコンフィギュレーションできます 各 CLB には内部高速インターコネクトがあり それぞれが汎用配線リソースにアクセスするスイッチマトリックスに接続されています SelectAM ブロック SelectAM メモリリソースは 18Kb の Dual-Port AM で 16K X 1 ビットから 512 X 36 ビットまでのさまざまなワード数と幅でプログラムできます 各ポートは完全同期で独立しており 書き込み中に読み込む場合には 3 つのモードを提供します ブロック SelectAM メモリは カスケード可能で大型エンベデッド記憶ブロックをインプリメントできます デュアルポートおよびシングルポートでサポートされるメモリのコンフィギュレーションを表 3 に示します 3 : 16K X 1 ビット 2K X 9 ビット 8K X 2 ビット 4K X 4 ビット 1K X 18 ビット 512 X 36 ビット 乗算ブロックは各 SelectAM メモリブロックに関連付けられています 乗算ブロックは専用 18 X 18 ビット乗算器で 1 つのポートのブロック SelectAM の内容に基づく動作に対して最適化されています 18 X 18 乗算器は ブロック SelectAM リソースに関係なく使用することもでき 読み込み / 乗算 / 累積や DSP フィルタ構造には非常に有効です 1 DS031-1 (v2.0)

5 SelectAM メモリと乗算器リソースは 汎用配線リソースにアクセスする 4 つのスイッチマトリックスに接続されています DCM およびグローバルクロックマルチプレクサバッファは 高速クロック設計の完全ソリューションを提供します 最大 12 個の DCM ブロックを使用できます この DCM を使用すると分散遅延を低減できるので 低スキューの内部または外部クロックを生成できます また DCM は出力クロックの位相を または 270 度シフトできます ファイングレイン位相シフトでは 1/256 クロック周期ごとに精度の高い位相調整を行うことができます 同波数合成は 出力クロックの周波数を入力クロック周波数のいずれの M/D 比率にも合成できます ここでは M ( 倍周率 ) および D ( 分周率 ) は整数です 正確なタイミングパラメータの詳細については Virtex -II 電気的特性 を参照してください Virtex-II デバイスには 16 個のグローバルクロック MUX バッファがあり 1/4 区画につき最大 8 クロックネットを使用できます 各グローバルクロック MUX バッファは 2 つのクロック入力のいずれか 1 つを選択でき 何の問題もなく両クロック間で切り替えることができます 各 DCM ブロックでは 16 個のグローバルクロック MUX バッファのうち最大 4 つを駆動できます IOB CLB ブロック SelectAM 乗算器 および DCM エレメントでは同じインターコネクトが使用され GM ( 汎用配線マトリックス ) へのアクセス方法も同じです タイミングモデルが共有されるので 高速デザインの性能を向上できます 16 本のグローバルクロックラインがあり 1/4 区画につき 8 本使用できます 列と行それぞれにある 24 本の水平方向と垂直方向のロングラインと大量のセカンダリおよびローカル配線リソースを使用すると 高速インターコネクトが実現できます Virtex-II のバッファ付きインターコネクトは ネットのファンアウトの影響を比較的受けません またそのレイアウトはクロストークを最小限にするように設計されています 各行と列に含まれる水平方向および垂直方向の配線リソース数は次のとおりです 24 本のロングライン 120 本のヘックスライン 40 本のダブルライン 16 本のダイレクトコネクトライン ( 全方向での合計 ) バウンダリスキャン命令および関連データレジスタでは IEEE 標準および IEEE 1532 標準に準拠している Virtex-II デバイスへアクセスしコンフィギュレーションする標準的な手法がサポートされています この手法として システムモードおよびテストモードがインプリメントされています システムモードでは 非テストバウンダリスキャン命 令の実行中でも Virtex-II デバイスが目的どおりに動作します テストモードでは バウンダリスキャン命令でテストする I/O ピンが制御されます Virtex-II のテストアクセスポート (TAP) では BYPASS PELOAD SAMPLE IDCODE および USECODE 命令がサポートされています また EXTEST INTEST HIGHZ テスト命令もサポートされています Virtex-II デバイスをコンフィギュレーションするには 次の 5 つのコンフィギュレーションモードのいずれかを使用して 内部コンフィギュレーションメモリにデータをロードします スレーブシリアルモード マスタシリアルモード スレーブ SelectMAP モード マスタ SelectMAP モード バウンダリスキャンモード (IEEE 1532) コンフィギュレーション時にはオンチップの DES 暗号処理機能を使用し ビットストリームを保護できます また トリプル DES のキーを 1 組か 2 組使用して コンフィギュレーション情報を任意に暗号化できます Virtex-II のコンフィギュレーションメモリに格納されたコンフィギュレーションデータは リードバックして検証できます コンフィギュレーションデータに加えフリップフロップ / ラッチ 分散 SelectAM ブロック SelectAM メモリリソースの全内容をリードバックできます この機能はリアルタイムのデバッグに有効です ILA (Integrated Logic Analyzer) コアおよびソフトウェアでは Virtex-II デバイスへのアクセスおよび検証を実行する完全ソリューションを提供します Virtex-II I/O ワイヤボンドパッケージおよびフリップチップパッケージを使用できます 表 4 と表 5 に各パッケージで使用できるユーザー I/O の最大数を示します 表 6 に デバイスとパッケージの各組み合わせで使用できるユーザー I/O の最大数を示します CS は 0.80mm ピッチのワイヤボンドチップスケールボールグリッドアレイ (BGA) を指します FG は 1.00mm ピッチのワイヤボンドファインピッチ BGA を指します FF は 1.00mm ピッチのフリップチップファインピッチ BGA を指します BG は 1.27mm ピッチの標準 BGA を指します BF は 1.27mm ピッチのフリップチップ BGA を指します DS031-1 (v2.0)

6 各パッケージの I/O 数には 15 本の制御ピン (CCLK DONE M0 M1 M2 POG_B PWDWN_B TCK TDI TDO TMS HSWAP_EN DXN DXP SVD) と VBATT ピンを除く全ユーザー I/O ピンが含まれます 4 : CS144 FG256 FG456 FG676 BG575 BG728 ピッチ (mm) サイズ (mm) 12 x x x x x x 35 I/O 数 : FF896 FF1152 FF1517 BF957 ピッチ (mm) サイズ (mm) 31 x x x x 40 I/O 数 , DS031-1 (v2.0)

7 6 : Virtex-II I/O XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V CS FG FG FG FF FF FF ,104 1,108 BG BG BF Virtex-II I/O : 1. 各パッケージ内の全デバイスのピン配置 ( フットプリント ) は互換しています また FG456 と FG676 のパッケージは互換しており FF896 と FF1152 のパッケージも互換しています 注 : 以降の改訂時に変更される場合があります XC2V1000-5FG456C C= (Tj = ) I= (Tj = ) 2 : Virtex-II DS031_35_ DS031-1 (v2.0)

8 次の表に このデータシートの改訂履歴を示します 2000 年 11 月 7 日 1.0 早期ドラフト 2000 年 12 月 6 日 1.1 初期リリース 2001 年 1 月 15 日 1.2 Virtex-II パフォーマンス特性 および Virtex-II のスイッチ特性 の表に値を追加 2001 年 1 月 25 日 1.3 データシートを 4 つのモジュールに分割 2001 年 4 月 2 日 モジュール同期リリースのため v1.4 をスキップ フォーマットを 2 段組に変更 2001 年 7 月 30 日 1.6 Virtex -II の機能一覧 に記述されている項目を一部更新 2001 年 10 月 2 日 1.7 一部更新 2002 年 7 月 16 日 1.8 表 6 の Virtex-Ⅱ デバイスとパッケージの組み合わせを更新 2002 年 9 月 26 日 1.9 サポートされる Virtex-Ⅱ デバイスとパッケージの組み合わせの変更に伴い 表 2 および 表 6 を更新 2003 年 8 月 1 日 2.0 全ての Virtex-Ⅱ デバイスおよびスピードグレードがプロダクションに更新 ( モジュール 3 の表 13 参照 ) Virtex-II Virtex-II データシートには 次の 4 つのモジュールが含まれています Virtex TM -II プラットフォーム FPGA : 概要 ( モジュール 1) Virtex TM -II プラットフォーム FPGA : 製品仕様 ( モジュール 2) Virtex TM -II プラットフォーム FPGA : DC 特性およびスイッチ特性 ( モジュール 3) Virtex TM -II プラットフォーム FPGA : ピン配置表 ( モジュール 4) 1 DS031-1 (v2.0)

9 0 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) DS031-2 (v1.9) 2001 年 11 月 29 日 0 0 製品仕様 製品の詳細 入力 / 出力ブロック (IOB) Virtex-II I/O ブロック (IOB) は 各デバイスに 2 つまたは 4 つにまとめられて配置されます 各 IOB は シングルエンド I/O の入力 出力 または入出力として使用できます また 2 つの IOB を差動信号ピンペアとして使用できます 差動信号ピンペアは 図 1 に示すように必ず同じスイッチマトリックスに接続されます IOB ブロックは高性能 I/O 向けのデザインで 19 個のシングルエンド標準および LVDS LDT BLVDS LVPECL という差動信号をサポートしています 表 1 : サポートされるシングルエンド I/O 標準 I/O 標準 出力 V CCO 入力 V CCO 入力 V EF ボード終端電圧 (V TT ) LVTTL なしなし LVCMOS なしなし LVCMOS なしなし LVCMOS なしなし LVCMOS なしなし PCI33_ なしなし サポートされる I/O 標準 IOB 4 IOB 3 IOB 2 IOB 1 図 1 : Virtex-II 入力 / 出力タイル DS031_30_ Virtex-II IOB ブロックには さまざまな I/O 標準をサポートする SelectI/O 入力および出力があります 内部電源電圧 (V CCINT =1.5V) に加え 出力ドライバの電源電圧 (V CCO ) も I/O 標準によって異なります 次の表 1 を参照してください 補助電源電圧 (V CCAUX =3.3V) は使用する I/O 標準に関係なく必要です 電源電圧の正確な絶対最大定格は DC 入力および出力レベル を参照してください PCI66_ なしなし PCI-X なし なし GTL メモ 1 メモ GTLP メモ 1 メモ HSTL_I 1.5 なし HSTL_II 1.5 なし HSTL_III 1.5 なし HSTL_IV 1.5 なし SSTL2_I 2.5 なし SSTL2_II 2.5 なし SSTL3_I 3.3 なし SSTL3_II 3.3 なし AGP-2X/AGP 3.3 なし 1.32 なし メモ : 1. GTL または GTLP の V CCO には 終端電圧または I/O パッドの電圧よりも高い電圧が必要です 2001 Xilinx, Inc. All rights reserved. Xilinx のすべての商標 登録商標 特許 免責事項は に記載されています 他のすべての商標および登録商標は それぞれの所有者に属します すべての記述は予告なしに変更することがあります DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 45

10 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 表 2 : サポートされる差動信号 I/O 標準 I/O 標準 出力 V CCO 入力 V CCO 入力 V EF 出力 V OD LVPECL_ なし なし 490mV V LDT_ なし なし LVDS_ なし なし LVDS_ なし なし LVDSEXT_ なし なし LVDSEXT_ なし なし BLVDS_ なし なし ULVDS_ なし なし すべてのユーザー IOB では 固定クランプダイオードが V CCO およびグランドに接続されています IOB は 5V の I/O 標準と互換性はなく 準拠していません 表 3 に DCI ( デジタル制御インピーダンス ) でサポートされる I/O 標準を示します 詳細については 54 ページの デジタル制御インピーダンス (DCI) を参照してください 表 3 : サポートされる DCI の I/O 標準 I/O 標準 出力 V CCO 入力 V CCO 入力 V EF 終端タイプ LVDCI_33 (1) なし直列 LVDCI_DV2_33 (1) なし直列 LVDCI_25 (1) なし直列 LVDCI_DV2_25 (1) なし直列 LVDCI_18 (1) なし直列 LVDCI_DV2_18 (1) なし直列 LVDCI_15 (1) なし直列 LVDCI_DV2_15 (1) なし直列 ロジックリソース IOB ブロックには 図 2 に示すように 6 つの記憶エレメントが含まれます 各記憶エレメントはエッジトリガ型 D タイプフリップフロップまたはレベルセンシティブラッチとしてコンフィギュレーションできます 入力 出力 およびトライステートパスでは DD レジスタを 1 つまたは 2 つ使用できます eg OCK1 eg OCK2 eg OCK1 eg OCK2 DD mux DD mux IOB 図 2 : Virtex-II IOB ブロック eg ICK1 eg ICK2 DS031_29_ ダブルデータレートでは 各パスで 2 つのレジスタが使用され 2 つの異なるクロックネットの立ち上がりエッジまたは立ち下がりエッジでデータが出力されます この 2 つのクロック信号は DCM で生成され 図 3 で示すように 180 度位相をずらす必要があります この場合 2 つの入力 出力 およびトライステートの各信号が交替に出力されます GTL_DCI 単一 GTLP_DCI 単一 HSTL_I_DCI 分割 HSTL_II_DCI 分割 HSTL_III_DCI 単一 HSTL_IV_DCI 単一 SSTL2_I_DCI (2) 分割 SSTL2_II_DCI (2) 分割 SSTL3_I_DCI (2) 分割 SSTL3_II_DCI (2) 分割 メモ : 1. LVDCI_XX および LVDCI_DV2_XX は LVCMOS の制御イン ピーダンスバッファで 参照抵抗または参照抵抗の半分に一致 します 2. これらは SSTL と互換性があります モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 46 製品仕様

11 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) DCM D1 FDD D1 FDD Q1 Q1 CLOCK CLK1 CLK1 DD MUX Q DD MUX Q D2 D2 Q2 CLK2 Q2 CLK2 図 3 : DD ( ダブルデータレート ) レジスタ DS031_26_ この DD 機能を使用すると 出力クロックを複製できます この機能は 同一遅延を持つダブルデータレートのデータとクロックを伝搬する際に利用できます また 各クロックロードに対し固有クロックドライバがあるようなクロックを複数生成する場合にも利用できます Virtex-II デバイスでは スキューのほとんどないクロックを多数複製できます 2 つのレジスタをまとめたものには それぞれクロックイネーブル信号 ( 入力レジスタ用 ICE 出力レジスタ用 OCE トライステートレジスタ用 TCE) があります クロックイネーブル信号はデフォルトではアクティブ High です 未接続の場合は 記憶エレメントのクロックイネーブルはデフォルトでアクティブです 各 IOB ブロックには 共通の同期または非同期セット / リセット (S および EV 信号 ) があります S は記憶エレメントを SHIGH または SLOW 属性で指定されたステートにします SHIGH はロジックを 1 に SLOW はロジックを 0 にします S が使用されると 2 番目の入力 (EV) は記憶エレメントを反対のステートにします リセットはセットより優先されます コンフィギュレーション後の初期値またはグローバル初期値は それぞれ INIT0 INIT1 属性で定義されます デフォルトでは SLOW 属性を指定すると INIT0 に SHIGH 属性を指定すると INIT1 になります 各記憶エレメントの SHIGH SLOW INIT0 INIT1 属性は異なりますが 同期または非同期のセット / リセットは IOB ブロック内で一貫しています すべての制御信号にはそれぞれ異なる極性が付いています 制御入力信号上にあるインバータは すべて自動吸収されます 各レジスタまたはラッチは 次のようにコンフィギュレーションできます 図 4 を参照してください セット / リセットなし 同期セット 同期リセット 同期セット / リセット 非同期セット ( プリセット ) 非同期リセット ( クリア ) 非同期セットおよびリセット ( プリセットおよびクリア ) 同期リセットはセットより優先され 非同期クリアはプリセットより優先されます DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 47

12 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) (O/T) 1 (O/T) CE (O/T) CLK1 S EV D1 CE FF LATCH Q1 CK1 S EV INIT1 INIT0 SHIGH SLOW FF1 DD MUX FF2 (OQ or TQ) FF LATCH D2 Q2 (O/T) CLK2 CE CK2 S EV INIT1 INIT0 SHIGH SLOW (O/T) 2 SYNC ASYNC DS031_25_ 図 4 : IOB ブロックでのレジスタ / ラッチコンフィギュレーション 入力および出力オプション図 5 に示すように LVTTL および LVCMOS SelectI/O コンフィギュレーションでは 各デバイスのパッドにオプションでプルアップ抵抗 プルダウン抵抗 ウィークキーパ回路を接続できます オプションのプルアップ抵抗およびプルダウ ン抵抗に使用できる値は 10 ~ 60KΩ です このときの V CCO の値は 3.3V (3.0 ~ 3.6V) の範囲のみで動作していることとします クランプダイオードは 電源が切れた状態でも常時機能します VCCO OBUF KΩ V CCO V CCO KΩ IBUF V CCAUX = 3.3V V CCINT = 1.5V DS031_23_ 図 5 : LVTTL LVCMOS または PCI の SelectI/O 標準 オプションのウィークキーパ回路は各出力に接続されます ウィークキーパ回路は パッド電圧を監視しピンを弱 High ま たは弱 Low で駆動します ピンが複数ソースの信号に接続されていて 全ドライバがディスエーブルの場合 ウィークキー モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 48 製品仕様

13 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) パ回路は信号を直前のステートで保持します このように有効なロジックレベルを保持すると バスノイズを除去できます プルアップ抵抗 プルダウン抵抗はウィークキーパ回路より優先されます LVTTL のシンク電流およびソース電流は最高 24mA です 表 4 に示すように 電流は LVTTL および LVCMOS SelectI/O 標準用にプログラムできます 駆動力とスルーレートは 各出力ドライバを制御し バスの過渡電流を最小限に抑えます LVDCI および LVDCI_DV2 標準では 駆動力とスルーレートの制御はできません 表 4 : LVTTL および LVCMOS プログラマブル電流 ( シンクおよびソース ) SelectI/O プログラマブル電流 ( ワーストケースで保証された最小値 ) LVTTL 2mA 4mA 6mA 8mA 12mA 16mA 24mA LVCMOS33 2mA 4mA 6mA 8mA 12mA 16mA 24mA LVCMOS25 2mA 4mA 6mA 8mA 12mA 16mA 24mA LVCMOS18 2mA 4mA 6mA 8mA 12mA 16mA なし LVCMOS15 2mA 4mA 6mA 8mA 12mA 16mA なし 図 6 に SSTL2 SSTL3 および HSTL のコンフィギュレーションを示します HSTL のシンク電流は最大 48mA です (HSTL IV の場合 ) OBUF VCCO VEF VCCAUX = 3.3V VCCINT = 1.5V DS031_24_ 図 6 : SSTL または HSTL の SelectI/O 標準 全パッドは ESD ( 静電気放電 ) によるダメージや過電圧によるダメージを受けないように保護されています Virtex-II では I/O を入力としてコンフィギュレーションするときに 2 つのメモリセルを使用して制御します この結果 宇宙機器アプリケーションで SEU ( シングルイベントアップセット ) が起こる状況にあるときに 入力としてコンフィギュレーションされている I/O が出力に反転する可能性を抑えます コンフィギュレーション前には コンフィギュレーションに関係しない全出力が強制的にハイインピーダンスにされます プルダウン抵抗およびウィークキーパ回路は非アクティブです 専用ピン HSWAP_EN はプルアップ抵抗をコンフィギュレーション前に制御します デフォルトでは HSWAP_EN は High で ユーザー I/O ピンのプルアップ抵抗をディスエー ブルにします HSWAP_EN が Low の場合 ユーザー I/O ピン上のプルアップ抵抗がアクティブになります すべての Virtex-II IOB では IEEE 準拠のバウンダリスキャンテストがサポートされています 入力パス Virtex-II IOB の入力パスは 入力信号と内部ロジックを直接配線するか オプションで入力フリップフロップ / ラッチまたは DD 入力レジスタを介して配線します 記憶エレメントの D 入力にオプションで遅延エレメントを追加すると パッド間のホールドタイムが不要になります この遅延は Virtex-II デバイスの内部クロック分散遅延に一致し パッド間のホールドタイムは必ずゼロになります 各入力バッファは サポートされる低電圧信号標準のいずれにも準拠するようにコンフィギュレーションできます これらの標準の中には 入力バッファでユーザー指定のしきい値電圧 V EF が使用されるものがあります V EF を使用する必要がある場合 同じバンクで使用できる I/O 標準が制限されます 詳細については I/O バンク を参照してください 出力パス 出力パスには 出力信号をパッドで駆動するトライステート出力バッファが接続されています 出力信号とトライステート信号の両方またはいずれかをバッファに配線する場合 内部ロジックに直接配線するか 出力またはトライステートのフリップフロップ / ラッチまたは DD 出力 / トライステートレジスタを介して配線できます 各出力ドライバは さまざまな低電圧信号標準用にプログラムできます ほとんどの信号標準で High 出力電圧は外部 V CCO 電圧によって異なります V CCO を使用する必要がある場合 同じバンクで使用できる I/O 標準が制限されます 詳細については I/O バンク を参照してください I/O バンク 上記の I/O 標準の中には V CCO 電圧および V EF 電圧が必要なものがあります これらの電圧は外部から供給され バンク DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 49

14 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) と呼ばれる IOB ブロックのまとまりで使用されるデバイスピンに接続されています このため バンク内で組み合わせて使用できる I/O 標準には制限があります 図 7 および図 8 で示すように FPGA の各エッジは 2 分割されていて I/O バンクの合計は 8 個です 各バンクには複数の V CCO ピンがあり このすべてのピンを同じ電圧に接続する必要があります 電圧は使用する出力標準によって異なります Bank 7 Bank 6 Bank 0 Bank 1 Bank 5 Bank 4 ug002_c2_014_ 図 7 : Virtex-II I/O バンク : ワイヤボンドパッケージの上面図 (CS FG および BG) 1 つのバンク内では 同じ V CCO を使用する場合に限り 異なる種類の出力標準を一緒に使用できます 表 5 に互換性のある出力標準を示します GTL および GTLP はどの電圧でも使用できます これは GTL および GTLP のオープンドレイン出力が V CCO の影響を受けないためです 入力標準によっては ユーザー指定のしきい値電圧 V EF が必要なものもあります この場合 ユーザー I/O ピンが自動的に V EF 電圧の入力としてコンフィギュレーションされます バンク内の約 1/6 の I/O ピンが このようにコンフィギュレーションされます 表 6 に互換性のある入力標準を示します Bank 2 Bank 3 バンク内の V EF ピンは内部でインターコネクトされているため 各バンク内では V EF 電圧 1 つのみが使用できます ただし 正確に動作させるために バンク内の全 V EF ピンを外部参照電圧ソースに接続する必要があります 表 5 : 互換性のある出力標準 V CCO 互換性のある標準 3.3V PCI LVTTL SSTL3 (I および II) AGP-2X LVDS_33 LVDSEXT_33 LVCMOS33 LVDCI_33 LVDCI_DV2_33 SSTL3_DCI (I および II) LVPECL GTL GTLP 2.5V SSTL2 (I および II) LVCMOS25 GTL GTLP LVDS_25 LVDSEXT_25 LVDCI_25 LVDCI_DV2_25 SSTL2_DCI (I および II) LDT ULVDS BLVDS 1.8V LVCMOS18 GTL GTLP LVDCI_18 LVDCI_DV2_18 1.5V HSTL (I II III および IV) LVCMOS15 GTL GTLP LVDCI_15 LVDCI_DV2_15 GTLP_DCI HSTL_DCI (I II III および IV) 1.2V GTL_DCI 各バンクの V CCO および V EF のピン数は ピン配置の表に示されています パッケージ内の V EF および V CCO ピンの数は デバイスのサイズによって異なります デバイスの規模が大きいと V EF ピンに変換される I/O ピン数は増えます これらのピン数は 小規模のデバイスで使用される V EF ピンのスーパーセットになるため 必要であれば大規模デバイスにマイグレーションさせる PCB をデザインできます 大規模デバイスの V EF ピンは すべて V EF 電圧に接続する必要があり I/O には使用できません 小規模デバイスでは 大規模デバイスで使用される V CCO ピンのいくつかがパッケージ内で未接続になります これらの未接続ピンは外部とも未接続で 必要であれば大規模デバイスへマイグレーションさせるために V CCO 電圧に接続できます Bank 1 Bank 0 Bank 3 Bank 6 Bank 2 Bank 7 Bank 4 Bank 5 ds031_66_ 図 8 : Virtex-II I/O バンク : フリップチップパッケージの上面図 (FF および BF) モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 50 製品仕様

15 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 表 6 : 互換性のある入力標準 V CCO V EF 3.3V 2.5V 1.8V 1.5V 1.2V V EF なし LVTTL LVDCI_33 LVDCI_DV2_33 LVCMOS33 PCI33_3 PCI66_3 PCI-X LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 2 LVCMOS25 LVDCI_25 LVDCI_DV2_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS18 LVDCI_18 LVDCI_DV2_18 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS15 LVDCI_15 LVDCI_DV2_15 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 1.5V LVTTL LVDCI_33 LVDCI_DV2_33 LVCMOS33 PCI33_3 PCI66_3 PCI-X LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 SSTL3_I_DCI SSTL3_II_DCI LVCMOS25 LVDCI_25 LVDCI_DV2_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS18 LVDCI_18 LVDCI_DV2_18 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS15 LVDCI_15 LVDCI_DV2_15 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 SSTL3_I SSTL3_II SSTL3_I SSTL3_II SSTL3_I SSTL3_II SSTL3_I SSTL3_II SSTL3_I SSTL3_II 1.32V LVTTL LVDCI_33 LVDCI_DV2_33 LVCMOS33 PCI33_3 PCI66_3 PCI-X LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS25 LVDCI_25 LVDCI_DV2_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS18 LVDCI_18 LVDCI_DV2_18 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS15 LVDCI_15 LVDCI_DV2_15 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 AGP-2X/AGP AGP-2X/AGP AGP-2X/AGP AGP-2X/AGP AGP-2X/AGP DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 51

16 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 表 6 : 互換性のある入力標準 ( 続き ) V CCO V EF 3.3V 2.5V 1.8V 1.5V 1.2V 1.25V LVTTL LVDCI_33 LVDCI_DV2_33 LVCMOS33 PCI33_3 PCI66_3 PCI-X LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS25 LVDCI_25 LVDCI_DV2_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 SSTL2_I_DCI SSTL2_II_DCI LVCMOS18 LVDCI_18 LVDCI_DV2_18 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS15 LVDCI_15 LVDCI_DV2_15 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 SSTL2_I SSTL2_II SSTL2_I SSTL2_II SSTL2_I SSTL2_II SSTL2_I SSTL2_II SSTL2_I SSTL2_II 1.0V LVTTL LVDCI_33 LVDCI_DV2_33 LVCMOS33 PCI33_3 PCI66_3 PCI-X LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS25 LVDCI_25 LVDCI_DV2_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS18 LVDCI_18 LVDCI_DV2_18 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS15 LVDCI_15 LVDCI_DV2_15 GTLP_DCI LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 GTLP GTLP GTLP GTLP GTLP 0.9V LVTTL LVDCI_33 LVDCI_DV2_33 LVCMOS33 PCI33_3 PCI66_3 PCI-X LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS25 LVDCI_25 LVDCI_DV2_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS18 LVDCI_18 LVDCI_DV2_18 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS15 LVDCI_15 LVDCI_DV2_15 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 HSTL_III_DCI HSTL_IV_DCI LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 HSTL_III HSTL_IV HSTL_III HSTL_IV HSTL_III HSTL_IV HSTL_III HSTL_IV HSTL_III HSTL_IV モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 52 製品仕様

17 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 表 6 : 互換性のある入力標準 ( 続き ) V CCO 3.3V 2.5V 1.8V 1.5V 1.2V V EF 0.8V LVTTL LVDCI_33 LVDCI_DV2_33 LVCMOS33 PCI33_3 PCI66_3 PCI-X LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS25 LVDCI_25 LVDCI_DV2_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS18 LVDCI_18 LVDCI_DV2_18 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS15 LVDCI_15 LVDCI_DV2_15 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 GTL_DCI LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 GTL GTL GTL GTL GTL 0.75_V LVTTL LVDCI_33 LVDCI_DV2_33 LVCMOS33 PCI33_3 PCI66_3 PCI-X LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS25 LVDCI_25 LVDCI_DV2_25 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS18 LVDCI_18 LVDCI_DV2_18 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 LVCMOS15 LVDCI_15 LVDCI_DV2_15 LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 HSTL_I_DCI HSTL_II_DCI LVDS_33 LVDSEXT_33 LVPECL_33 LVDS_25 LVDSEXT_25 LDT BLVDS ULVDS_25 HSTL_I HSTL_II HSTL_I HSTL_II HSTL_I HSTL_II HSTL_I HSTL_II HSTL_I HSTL_II メモ : 1. VEF で制御される入力は VCCO で制御される入力の影響をまったく受けません このため VEF で制御される入力を VCCO で制御される電圧が異なる入力および出力のあるバンクに含めることもできます 2. DCI 以外の差動入力は すべて VCCAUX で制御されています このため 入力に対するバンク規則は 柔軟性が高くなっています DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 53

18 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) デジタル制御インピーダンス (DCI) 高速エッジレートのチップの出力信号では 反射を防ぎ信号の完全性を保持する終端が必要です ボールグリッドアレイのような多くのピンを使用するパッケージでは 外部の終端抵抗を使用できません Virtex-II DCI では 制御インピーダンスドライバおよびシングルエンド I/O 用オンチップ終端を提供します このオンチップ終端を使用すると 外部抵抗が不要となり信号の完全性が向上します DCI の機能は DCI の I/O 標準を指定すれば どの IOB でも使用できます DCI を入力に使用する場合 入力並列終端を利用できます 出力に使用する場合は 制御インピーダンスドライバ ( 直列終端 ) または出力並列終端が利用できます DCI は各 I/O バンクでそれぞれ動作します DCI I/O 標準を特定の I/O バンクで使用する場合は そのバンクのデュアルファンクションピン 2 本に外部参照抵抗を接続する必要があります 図 9 にこれらの外部参照抵抗 N トランジスタ (VN) の参照電圧 および P トランジスタ (VP) の参照電圧を示します 1 DCI DCI 制御インピーダンスドライバ ( 直列終端 ) DCI ( デジタル制御インピーダンス ) を使用すると バッファの出力に制御インピーダンスを付けることができます この出力インピーダンスは 伝送ラインのインピーダンス (Z) と一致させておく必要があります Virtex-II 入力バッファでは LVDCI および LVDCI_DV2 I/O 標準もサポートされています Z IOB Virtex-II DCI 図 10 : 内部直列終端 表 7 : SelectI/O 制御インピーダンスバッファ V CCO DCI DCI ハーフインピーダンス 3.3V LVDCI_33 LVDCI_DV2_33 2.5V LVDCI_25 LVDCI_DV2_25 1.8V LVDCI_18 LVDCI_DV2_18 1.5V LVDCI_15 LVDCI_DV2_15 Z V CCO = 3.3 V 2.5 V 1.8 V 1.5 V DS031_51_ DCI DCI VN VP VCCO EF (1%) EF (1%) 制御インピーダンスドライバ ( 並列終端 ) DCI では 双方向ラインの SSTL3 SSTL2 HSTL (Class I II III IV) および GTO/GTLP レシーバまたはトランスミッタ用のオンチップ終端も提供します 表 8 に Virtex-II デバイスで使用できるオンチップ並列終端を示します V CCO は 表 3 の設定に従う必要があります GTL_DCI および GTLP_DCI はオンチップ終端レジスタが付いているために V CCO が必要です 表 8 : SelectI/O オンチップ並列終端付きバッファ GND DS031_50_ 図 9 : Virtex-II バンクの DCI DCI が終端抵抗の付いた I/O 標準と使用される場合は 抵抗値は標準値 ( 通常は 50Ω) に指定されます 一方 制御インピーダンスドライバと使用される場合は ドライバの出力インピーダンスが特定の範囲 (25Ω ~ 100Ω) に指定されます 表 7 および表 8 に示す直列終端および並列終端のすべてで バンクに対する参照抵抗の値を同じにする必要があります 1% の抵抗を推奨します DCI システムは I/O インピーダンスを調節し 2 つの外部参照抵抗または外部参照抵抗の 1/2 に一致させ 電圧の変動や温度の変化によるインピーダンスの変化を補正します この調整は IOB 内の並列トランジスタのスイッチを切り替えることで行われます I/O 標準 外部終端 オンチップ終端 SSTL3 Class I SSTL3_I SSTL3_I_DCI (1) SSTL3 Class II SSTL3_II SSTL3_II_DCI (1) SSTL2 Class I SSTL2_I SSTL2_I_DCI (1) SSTL2 Class II SSTL2_II SSTL2_II_DCI (1) HSTL Class I HSTL_I HSTL_I_DCI HSTL Class II HSTL_II HSTL_II_DCI HSTL Class III HSTL_III HSTL_III_DCI HSTL Class IV HSTL_IV HSTL_IV_DCI GTL GTL GTL_DCI GTLP GTLP GTLP_DCI メモ : 1. SSTL 互換 モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 54 製品仕様

19 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 図 11 に HSTL_I_DCI HSTL_II_DCI HSTL_II_DCI および HSTL_IV_DCI の I/O 標準の使用例を示します 詳細については Virtex-II ユーザーガイド を参照してください HSTL_I HSTL_II HSTL_III HSTL_IV VCCO/2 VCCO/2 VCCO/2 VCCO VCCO VCCO Z0 Z0 Z0 Z0 Z0 VCCO/2 VCCO 2 2 Z0 VCCO/2 Z0 VCCO VCCO Z0 VCCO Virtex-II DCI Virtex-II DCI Virtex-II DCI Virtex-II DCI Z0 VCCO 2 2 VCCO/2 Z0 VCCO 2 2 Z0 VCCO VCCO Z0 VCCO Virtex-II DCI Virtex-II DCI Virtex-II DCI Virtex-II DCI Virtex-II DCI Z0 VCCO 2 2 Virtex-II DCI VCCO 2 2 Virtex-II DCI Z0 VCCO 2 2 Virtex-II DCI Virtex-II DCI Z0 VCCO Virtex-II DCI VCCO Virtex-II DCI Z0 VCCO Virtex-II DCI VCCO VCCO VCCO VCCO 2 2 Z0 Z0 2 2 Virtex-II DCI Virtex-II DCI Virtex-II DCI Virtex-II DCI VN = VP = = Z0 VN = VP = = Z0 VN = VP = = Z0 VN = VP = = Z0 Z 0 50 Ω 50 Ω 50 Ω 50 Ω DS031_65a_ 図 11 : HSTL DCI 使用例 DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 55

20 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 図 12 に SSTL2_I_DCI SSTL2_II_DCI SSTL3_I_DCI および SSTL3_II_DCI の I/O 標準の使用例を示します 詳細については Virtex-II ユーザーガイド を参照してください SSTL2_I SSTL2_II SSTL3_I SSTL3_II /2 Z0 V CCO /2 VCCO/2 /2 Z0 VCCO/2 /2 Z0 V CCO /2 VCCO/2 /2 Z0 VCCO/2 25Ω Z0 V CCO /2 VCCO 25Ω 2 2 Z0 VCCO/2 25Ω Z0 VCCO/2 25Ω VCCO 2 2 Z0 VCCO/2 Virtex-II DCI Virtex-II DCI Virtex-II DCI Virtex-II DCI VCCO VCCO/2 VCCO VCCO VCCO/2 VCCO /2 Z0 2 /2 Z0 2 /2 Z0 2 /2 Z0 2 Virtex-II DCI Virtex-II DCI Virtex-II DCI Virtex-II DCI VCCO VCCO VCCO VCCO VCCO VCCO 25Ω 2 25Ω Ω 2 25Ω 2 2 Z0 Z0 Z0 Z0 Virtex-II DCI 2 Virtex-II DCI 2 Virtex-II DCI 2 Virtex-II DCI Virtex-II DCI 2 Virtex-II DCI 2 Virtex-II DCI 2 Virtex-II DCI VCCO 25Ω 2 VCCO 2 VCCO 25Ω 2 VCCO 2 Z0 Z Virtex-II DCI 25Ω Virtex-II DCI Virtex-II DCI 25Ω Virtex-II DCI VN = VP = = Z0 VN = VP = = Z0 VN = VP = = Z0 VN = VP = = Z0 Z 0 50 Ω 50 Ω 50 Ω 50 Ω DS031_65b_ 図 12 : SSTL DCI 使用例 モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 56 製品仕様

21 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) コンフィギャブルロジックブロック (CLB) Virtex-II コンフィギャブルロジックブロック (CLB) はアレイに並べられており 組み合わせロジックデザインおよび単一ロジックデザインを作成する際に使用されます 図 13 に示すように 各 CLB エレメントは GM ( 汎用配線マトリックス ) にアクセスするスイッチマトリックスに接続されています 1 つの CLB エレメントは 4 つの類似スライスから構成され CLB 内のローカルフィードバックは高速です 4 つのスライスは 2 つのスライス 2 列に分割されます 2 つのスライス間はキャリーロジックチェーンで接続され スライスのセット間は共通シフトチェーンで接続されています スライスの説明 図 13 : Virtex-II CLB エレメント 各スライスには 2 つの 4 入力ファンクションジェネレータ キャリーロジック 四則演算ロジックゲート 多入力ファンクションマルチプレクサ および 2 つの記憶エレメントが含まれています 図 14 に示すように 4 入力ファンクションジェネレータは それぞれ 4 入力 LUT 16 ビット分散 SelectAM メモリ または 16 ビット変数タップシフトレジスタとしてプログラムできます 各スライスのファンクションジェネレータの出力は スライス出力と記憶エレメントの D 入力の両方を駆動します 図 15 にスライスの詳細を示します AM16 AM16 SL16 SL16 TBUF X0Y1 TBUF X0Y0 LUT G LUT F COUT X0Y1 X0Y0 CIN X1Y1 X1Y0 COUT SHIFT CIN OCY MUXFx CY MUXF5 CY DS031_32_ DS031_31_ 図 14 : Virtex-II スライスコンフィギュレーション コンフィギュレーション ルックアップテーブル (LUT) Virtex-II ファンクションジェネレータは 4 入力ルックアップテーブル (LUT) としてインプリメントされます スライス内の 2 つのファンクションジェネレータ (F および G) のそれぞれに 4 つの入力があります これらのファンクションジェネレータでは 任意に定義された 4 入力のブール関数をインプリメントできるため 伝搬遅延はインプリメントされたファンクションの影響を受けません ファンクションジェネレータの信号は スライスの X または Y 出力から出力できます また これらの信号は XO 専用ゲート ( 四則演算ロジック を参照 ) キャリーロジックマルチプレクサ ( 高速ルックアヘッドキャリーロジック を参照 ) 記憶エレメントの D 入力 または MUXF5 に ( 図 15 では非表示 ) に入力できます 基本 LUT に加え Virtex-II スライスにはファンクションジェネレータを組み合わせて のいずれかの入力を使用できるようにするロジック (MUXF5 および MUXFX マルチプレクサ ) が含まれています MUXFX は CLB 内のスライスによっては MUXF6 MUXF7 または MUXF8 となります 1 つのスライスに最高 9 つの入力を持つファンクション (MUXF5 マルチプレクサ ) をインプリメントできます MUXFX はまた 入力のファンクションおよび選択した多入力ロジックファンクションをマップする MUXF6 MUXF7 MUXF8 マルチプレクサにできます レジスタおよびラッチ Virtex-II スライスの記憶エレメントは エッジトリガ型 D タイプフリップフロップまたはレベルセンシティブラッチとしてコンフィギュレーションできます D 入力は DX または DY 入力を介し X または Y 出力で直接駆動するか BX または BY 入力を介してファンクションジェネレータをバイパスするスライスの入力で駆動できます クロックイネーブル信号 (CE) は デフォルトではアクティブ High です 未接続の場合は 記憶エレメントのクロックイネーブルはデフォルトでアクティブです クロック (CK) およびクロックイネーブル (CE) 信号に加え 各スライスにはセット / リセット信号 (S および BY スライス入力 ) があります S は記憶エレメントを SHIGH または SLOW 属性で指定されたステートにします S がアサートされると SHIGH はロジックを 1 にし SLOW はロジックを 0 にします S が使用される場合 2 番目の入力 (BY) は記憶エレメントを S とは逆のステートにします リセットはセットより優先されます 詳細については 図 16 を参照してください コンフィギュレーション後の初期値またはグローバル初期値は それぞれ INIT0 INIT1 属性で定義されます デフォルトでは SLOW 属性を指定すると INIT0 に SHIGH 属性を指定すると INIT1 になります 各スライスでは セット / リセットを同期または非同期に設定できます また Virtex-II デバイスでは INIT0 および INIT1 を SHIGH と SLOW に関係なく設定することもできます DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 57

22 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 1 つのスライス内の記憶エレメント間では クロック (CLK) クロックイネーブル (CE) およびセット / リセット (S) 制御信号が共有されます すべての制御信号にはそれぞれ異なる 極性が付いています 制御入力に配置されているインバータはすべて自動吸収されます SHIFTIN COUT SOPIN 0 OCY SOPOUT G4 G3 G2 G1 WG4 WG3 WG2 WG1 ALTDIG BY Dual-Port Shift-eg A4 A3 LUT A2 AM OM A1 D WG4 G WG3 WG2 MC15 WG1 WS DI MULTAND I 1 0 MUXCY O I G2 POD G1 BY CYOG XOG DYMUX YBMUX CE CLK GYMUX D FF LATCH Q Y CE CK S EV YB Y DY Q SLICEWE[2:0] WSG WE[2:0] WE CLK WSF SHIFTOUT MUXCY O I S DIG CE CLK S 図 15 : Virtex-II スライス ( 上半分 ) モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 58 製品仕様

23 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) BY CE CLK S BX DX DY FFY FF LATCH CK S EV 図 16 : スライス内のレジスタおよびラッチのコンフィギュレーション レジスタまたはラッチのセット / リセットは 次のようにコンフィギュレーションできます セット / リセットなし 同期セット 同期リセット 同期セット / リセット 非同期セット ( プリセット ) 非同期リセット ( クリア ) 非同期セットおよびリセット ( プリセットおよびクリア ) 同期リセットはセットより優先され 非同期クリアはプリセットより優先されます 分散 SelectAM メモリ各ファンクションジェネレータ (LUT) は 分散 SelectAM エレメントと呼ばれる 16 X 1 ビットの同期 AM リソースをインプリメントできます SelectAM エレメントは CLB 内でコンフィギュレーション可能のため 次をインプリメントできます シングルポート 16 X 8 ビット AM シングルポート 32 X 4 ビット AM シングルポート 64 X 2 ビット AM シングルポート 128 X 1 ビット AM D CE D CE Q FFX FF LATCH Q CK S EV YQ INIT1 INIT0 SHIGH SLOW XQ INIT1 INIT0 SHIGH SLOW SYNC ASYNC DS031_22_ デュアルポート 16 X 4 ビット AM デュアルポート 32 X 2 ビット AM デュアルポート 64 X 1 ビット AM 分散 SelectAM メモリは 同期 ( 書き込み ) リソースです 同期書き込みにより高速デザインが簡素化され 組み合わせた読み込みのアクセス時間は迅速です 同期読み込みは 同スライス内の記憶エレメントを使用してインプリメントできます 分散 SelectAM メモリおよび記憶エレメントは クロック入力を共有します ライトイネーブル (WE) 入力は アクティブ High で S 入力によって駆動されます 表 9 では 分散 SelectAM コンフィギュレーションで使用される LUT の数を示します 表 9 : 分散 SelectAM コンフィギュレーション AM LUT 数 16 X 1S 1 16 X 1D 2 32 X 1S 2 32 X 1D 4 64 X 1S 4 64 X 1D X 1S 8 メモ : 1. S = シングルポートコンフィギュレーション D = デュアルポートコンフィギュレーション シングルポートコンフィギュレーションでは 分散 SelectAM メモリに同期書き込みおよび非同期読み込みを実行するアドレスポートが 1 つあります デュアルポートコンフィギュレーションでは 分散 SelectAM メモリに同期書き込みおよび非同期読み込みを実行するアドレスポートが 1 つと非同期読み込みを実行するポートが 1 つあります ファンクションジェネレータ (LUT) では 読み込みアドレス入力 (A1 A2 A3 A4) と書き込みアドレス入力 (WG1/WF1 WG2/WF2 WG3/WF3 WG4/WF4) が別々にあります シングルポートモードでは 読み込みアドレスと書き込みアドレスでアドレスバスが共有されます デュアルポートモードでは 1 つのファンクションジェネレータの読み込み / 書き込みポートが 読み込みアドレスと書き込みアドレスで共有されるアドレスバスに接続されます もう一方のファンクションジェネレータでは A 入力 ( 読み込み ) が読み込み専用ポートアドレスに接続され W 入力 ( 書き込み ) はもう 1 つのファンクションジェネレータの読み込み / 書き込みポートで共有されるアドレスパスに接続されます DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 59

24 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 図 17 図 18 および図 19 にコンフィギュレーション例を示します AM 16x1D A[3:0] D WE WCLK 4 4 (BY) (S) AM 16x1S WS AM A[4:1] WG[4:1] WSG WE CK DI D D Q ( ) DPA[3:0] A[3:0] D 4 4 (BY) dual_port AM G[4:1] D WG[4:1] WS WSG WE CK DI DPO DS031_02_ 図 17 : 分散 SelectAM (AM 16 X 1S) A[3:0] 4 dual_port AM G[4:1] D WG[4:1] SPO WS DI AM 32x1S A[4] A[3:0] (BX) 4 AM G[4:1] D WG[4:1] WE WCLK (S) WSG WE CK D WE WCLK (BY) (S) 4 WS WSG WE0 WE CK WSF DI WS DI AM D F[4:1] WF[4:1] F5MUX D Q ( ) DS031_04_ 図 19 : デュアルポート分散 SelectAM (AM 16 X 1D) AM のコンフィギュレーション同様 各ファンクションジェネレータ (LUT) は 16 X 1 ビットの OM をインプリメントできます 使用できるコンフィギュレーションは OM 16 X 1 OM 32 X 1 OM 64 X 1 OM 128 X 1 および OM 256 X 1 の 5 種類です OM エレメントは カスケードして幅広でワード数の多い OM をインプリメントできます OM の内容はコンフィギュレーションで読み込まれます 表 10 に各コンフィギュレーションで使用する LUT 数を示します 図 18 : シングルポート分散 SelectAM (AM 32 X 1S) DS031 表 10 : OM コンフィギュレーション OM LUT 数 16 X X X X 1 8 (CLB 1 個 ) 256 X 1 16 (CLB 2 個 ) モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 60 製品仕様

25 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) シフトレジスタ 各ファンクションジェネレータは 16 ビットシフトレジスタとしてコンフィギュレーションできます 図 20 に示すように 書き込みはクロック (CLK) 入力およびオプションのクロックイネーブルと同期します ダイナミック読み込みは 4 ビットアドレスバス A[3:0] で実行されます このシフトレジスタでは セット / リセットを実行できません 読み込みは非同期に実行されますが 記憶エレメントまたはフリップフロップを使用して同期読み込みをインプリメントできます 記憶エレメントでは 一定アドレスを使用する必要があります たとえば 8 ビットシフトレジスタを作成し 7 番目のビットをポイントするようにアドレスをコンフィギュレーションする場合 8 番目のビットをフリップフロップにできます フリップフロップの優れた clock-to-out を利用すると システム全体のパフォーマンスが向上します SHIFTIN SLC16 IN S3 DI D SLC16 MC15 DI D SLC16 MC15 SHIFTIN DI D SLC16 MC15 FF FF SHIFTOUT FF A[3:0] 4 SHIFT-EG A[4:1] WS D MC15 DI D Q S2 DI D SLC16 MC15 FF SHIFTOUT D(BY) CE (S) CLK WSG WE CK ( ) SHIFTIN DI D SLC16 MC15 FF SHIFTOUT DS031_05_ 図 20 : シフトレジスタコンフィギュレーション 図 21 に示すように シフトレジスタ間に専用接続を追加すると 通常の LUT 出力を使用せずにシフトレジスタの最終ビットを次のシフトレジスタの最初のビットに接続できます 長いシフトレジスタを作成する場合は チェーン内のどのビットへもダイナミックにアクセスできるように作成できます シフトレジスタをチェーン接続したり MUXF5 MUXF6 MUXF7 マルチプレクサを使用すると アドレスが指定可能な最大 128 ビットまでのシフトレジスタを 1 個の CLB にインプリメントできます DI D SLC16 MC15 SHIFTIN DI D SLC16 MC15 DI D SLC16 MC15 FF S1 SHIFTOUT FF FF S0 OUT CASCADABLE OUT CLB DS031_06_ 図 21 : カスケード可能シフトレジスタ DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 61

26 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) マルチプレクサ Virtex-II ファンクションジェネレータおよび関連マルチプレクサでは次をインプリメントできます 1 個のスライスに 4-1 マルチプレクサ 2 個のスライスに 8-1 マルチプレクサ 1 個の CLB エレメント (4 個のスライス ) に 16-1 マルチプレクサ 2 個の CLB エレメント (8 個のスライス ) に 32-1 マルチプレクサ 各 Virtex-II スライスには MUXF5 マルチプレクサと MUXFX マルチプレクサがあります 図 22 で示すように MUXFX は MUXF6 MUXF7 または MUXF8 をインプリメントします 各 CLB エレメントには MUXF6 マルチプレクサが 2 つ MUXF7 マルチプレクサが 1 つ MUXF8 マルチプレクサが 1 つあります マルチプレクサの例は Virtex-II ユーザーガイド を参照してください どの LUT でも 2-1 マルチプレクサをインプリメントできます S3 G F F5 F8 S2 G F F5 F6 G F F5 F7 S1 G F F5 F6 S0 CLB 図 22 : MUXF5 および MUXFX マルチプレクサ DS031_08_ 高速ルックアヘッドキャリーロジック専用キャリーロジックを利用すると 高速加算 / 減算を実行できます Virtex-II CLB には 図 23 で示すように 2 つのキャリーチェーンがあります キャリーチェーンの高さは スライスごとに 2 ビットです Virtex-II デバイスのキャリーチェーンでは上方向に演算されます 専用キャリーパスおよびキャリーマルチプレクサ (MUXCY) を使用して ファンクションジェネレータをカス ケードし 多入力ロジックファンクションをインプリメントすることもできます 四則演算ロジック四則演算ロジックには XO ゲートが含まれるため 2 ビットの全加算器を 1 つのスライス内でインプリメントできます また図 15 で示すような専用 AND (MULT_AND) ゲートを使用すると 乗算器のインプリメンテーションを効果的に行うことができます モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 62 製品仕様

27 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) COUT COUT LUT O I MUXCY FF ( ) LUT O I MUXCY FF S3 CIN COUT LUT O I MUXCY FF O I MUXCY S2 LUT O I MUXCY FF LUT FF O I MUXCY S1 LUT FF CIN LUT O I COUT MUXCY FF ( ) LUT O I MUXCY FF S0 CIN CIN CLB 図 23 : 高速キャリーロジックパス DS031_07_ DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 63

28 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 積和 (SOP) 各 Virtex-II スライスには OCY という名前の専用 O ゲートがあります このゲートには スライスのキャリーアウト出力と隣接スライスの OCY の出力が入力されます 専用の積和 (SOP) チェーンがある OCY ゲートは 大規模で柔軟性の高い積和チェーンをインプリメントするようにデザインされています 各 OCY の入力の 1 つは高速な積和チェーンを介して同じスライス行の 1 つ前の OCY 出力と接続されています 2 番目の入力は 図 24 に示すように同スライスの最上位にある MUXCY の出力に接続されています LUT および MUXCY を使用すると 大規模 AND ゲートまたはその他の組み合わせロジックファンクションをインプリメントできます 図 25 に 16 入力の AND ゲートとしてコンフィギュレーションされた LUT および MUXCY を示します OCY OCY OCY OCY 4 LUT MUXCY 4 LUT MUXCY 4 LUT MUXCY 4 LUT MUXCY SOP 4 LUT MUXCY 1 4 LUT MUXCY 3 4 LUT MUXCY 1 4 LUT MUXCY 3 4 LUT MUXCY 4 LUT MUXCY 4 LUT MUXCY 4 LUT MUXCY 4 LUT MUXCY 0 4 LUT MUXCY 2 4 LUT MUXCY 0 4 LUT MUXCY 2 V CC V CC V CC CLB 図 24 : 水平カスケードチェーン OUT V CC CLB ds031_64_ LUT MUXCY LUT MUXCY AND OUT 4 4 LUT LUT MUXCY MUXCY 0 1 V CC 図 25 : 多入力 AND ゲート (16 入力 ) モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 64 製品仕様

29 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) トライステートバッファ 概要 各 Virtex-II の CLB には オンチップバスを駆動する 2 つのトライステートドライバ (TBUF) が含まれています 各トライステートバッファには それぞれトライステート制御ピンと入力ピンがあります 図 26 に示すように 4 つのスライスはそれぞれ スイッチマトリックスを介して 2 つのトライステートバッファにアクセスします 隣接する CLB の TBUF は スライスの出力に直接接続できます トライステートバッファの出力は トライステートバスをインプリメントする際に使用する水平方向の配線リソースを駆動します トライステートバッファロジックは トライステートドライバを使用せずに AND または O ロジックを使用してインプリメントされます この結果 タイミングが予測しやすくなり 特に大規模デバイスではロードへの依存が減少します TBUF TBUF 図 26 : Virtex-II トライステートバッファ S1 S0 S3 S2 DS031_37_ 配置 / 構成 オンチップトライステートバスでは 各 CLB ごとに 4 つの水平方向の配線リソースが使用できます 各トライステートバッファは 図 27 に示すように 水平方向ライン 1 本おきに 合計 2 本に接続されます ただし SelectAM メモリ 乗算器 または I/O ブロックに対応しているスイッチマトリックスは無視されます トライステートバッファの数 表 11 に 各 Virtex-II デバイスで使用できるトライステートの数を示します トライステートバッファ数は CLB エレメント数の 2 倍です 表 11 : Virtex-II トライステートバッファ デバイス 行ごとのトライステートバッファ トライステートバッファの全体数 XC2V XC2V XC2V XC2V ,536 XC2V ,560 XC2V ,840 XC2V ,376 XC2V ,168 XC2V ,520 XC2V ,896 XC2V ,296 CLB-II CLB-II DS031_09_ 図 27 : 水平方向ラインに接続されたトライステートバッファ DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 65

30 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) CLB およびスライスのコンフィギュレーション 表 12 に 1 つの CLB に含まれるロジックリソースの一覧を示します すべての CLB は同一で 各 CLB またはスライスは記載するコンフィギュレーションのいずれかでインプリメントできます 表 13 に全 CLB で使用できるリソースを示します 表 12 : 1 個の CLB に含まれるロジックリソース フリップ四則演算および積和分散シフトスライス LUT フロップ MULT_AND キャリーチェーンチェーン SelectAM レジスタ TBUF ビット 128 ビット 2 表 13 : 全 CLB で使用できる Virtex-II ロジックリソース デバイス CLB アレイ : 行 X 列 スライス数 LUT 数 分散 SelectAM またはシフトレジスタの最大ビット数 フリップフロップ数 キャリーチェーン 1 数 積和チェーン 1 数 XC2V40 8 X , XC2V80 16 X ,024 16,384 1, XC2V X 16 1,536 3,072 49,152 3, XC2V X 24 3,072 6,144 98,304 6, XC2V X 32 5,120 10, ,840 10, XC2V X 40 7,680 15, ,760 15, XC2V X 48 10,752 21, ,064 21, XC2V X 56 14,336 28, ,752 28, XC2V X 72 23,040 46, ,280 46, XC2V X 88 33,792 67,584 1,081,344 67, XC2V X ,592 93,184 1,490,944 93, メモ : 1. キャリーチェーンおよび積和チェーンは分割またはカスケードできます 18Kb ブロック SelectAM リソース 概要 Virtex-II デバイスには 大規模な 18Kb ブロック SelectAM が組み込まれています このブロック SelectAM では CLB でインプリメントされたワード数の少ない AM 構造の分散 SelectAM リソースを補います Virtex-II ブロック SelectAM は それぞれ 18Kb の真のデュアルポート AM で 2 つの独立クロックポートおよび共有メモリリソースにアクセスする 2 つの同期制御ポートが付いています ただし対になっている両ポートは機能的に同一です CLK EN WE および SS の極性は コンフィギュレーションで定義されます 各ポートの入力には クロックおよびクロックイネーブル ライトイネーブル セット / リセット アドレス データ / パリティデータ入力 ( 書き込み用 ) データ / パリティデータ出力 ( 読み込み用 ) があります ブロック SelectAM の動作は同期で レジスタに類似しています 制御 アドレスおよびデータ入力は クロックの立ち上がりエッジ 立ち下がりエッジ またはコンフィギュレーションオプションのクロックエッジ前のセットアップタイム中のみ有効である必要があります データ出力は同一クロックエッジで変化します モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 66 製品仕様

31 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) コンフィギュレーション Virtex-II ブロック SelectAM では シングル / デュアルポート AM や多様な比率のデータ / アドレスなど ざまざまなコンフィギュレーションがサポートされています 表 14 にシングルポートおよびデュアルポートでサポートされるメモリのコンフィギュレーションを示します 表 14 : シングルポートおよびデュアルポートのコンフィギュレーション 16K X 1 ビット 8K X 2 ビット 4K X 4 ビット 2K X 9 ビット 1K X 18 ビット 512 X 36 ビット 図 28 に示すように ブロック SelectAM のセルはそれぞれ完全同期メモリです 入力データバスと出力データバスの幅は同一です DI DIP ADD WE EN SS CLK DO DOP DS031_10_ シングルポートコンフィギュレーション シングルポート AM のブロック SelectAM は 2K X 9 1K X 18 または 512 X 36 ビットコンフィギュレーションのいずれかで 18Kb メモリリソースにアクセスできます また 16K X 1 8K X 2 または 4K X 4 ビットコンフィギュレーションのいずれかの場合は 16Kb メモリリソースにアクセスできます ビットのワード幅を使用すると 8 ビットごとに 1 パリティを格納できます ただし パリティビットはユーザーロジックの外部で生成してチェックする必要があります この場合 幅は または となり この外部パリティビットは格納され その他のビットと同じ動作を取ります タイミングパラメータも同じです ビデオアプリケーションには 9 ビットワード幅の Virtex-II ブロック SelectAM メモリが最適です 図 28 : シングルポートの 18Kb ブロック SelectAM メモリ デュアルポートコンフィギュレーション デュアルポート AM のブロック SelectAM では 各ポートが共有の 18Kb メモリリソースにアクセスします このデュアルポートブロックのポートは完全同期で それぞれに制御信号があります この 2 つのポートのデータ幅は ビルトインバス幅を変更してそれぞれコンフィギュレーションできます 表 15 に ポート A とポート B で使用できるコンフィギュレーションを示します 表 15 : デュアルポートコンフィギュレーション ポート A 16K X 1 16K X 1 16K X 1 16K X 1 16K X 1 16K X 1 ポート B 16K X 1 8K X 2 4K X 4 2K X 9 1K X X 36 ポート A 8K X 2 8K X 2 8K X 2 8K X 2 8K X 2 ポート B 8K X 2 4K X 4 2K X 9 1K X X 36 ポート A 4K X 4 4K X 4 4K X 4 4K X 4 ポート B 4K X 4 2K X 9 1K X X 36 ポート A 2K X 9 2K X 9 2K X 9 ポート B 2K X 9 1K X X 36 ポート A 1K X 18 1K X 18 ポート B 1K X X 36 ポート A 512 X 36 ポート B 512 X 36 両ポートが 2K X 9 1K X X 36 ビットのいずれかでコンフィギュレーションされている場合 ポート A またはポート B から 18Kb ブロックにアクセスできます 両ポートが 16K X 1 8K X 2 4K X 4 ビットのいずれかでコンフィギュレーションされている場合 ポート A またはポート B から 16Kb ブロックにアクセスできます 上記以外のコンフィギュレーションでは 1 つのポートが 18Kb メモリブロックにアクセスし もう 1 つのポートが 16Kb に相当するサブセットの 16Kb のメモリブロックにアクセスできます DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 67

32 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 図 29 に示すように ブロック SelectAM セルはそれぞれが完全同期メモリです 2 つのポートにはそれぞれ入力と出力があり クロックは別々に動作します 表 16 : 18Kb ブロック SelectAM ポートの比率 幅 ワード 数 アドレスバス データバス パリティバス DIA DIPA ADDA WEA ENA SSA CLKA DOA DOPA 1 16,384 ADD[13:0] DATA[0] なし 2 8,192 ADD[12:0] DATA[1:0] なし 4 4,096 ADD[11:0] DATA[3:0] なし 9 2,048 ADD[10:0] DATA[7:0] Parity[0] 18 1,024 ADD[9:0] DATA[15:0] Parity[1:0] ADD[8:0] DATA[31:0] Parity[3:0] DIB DIPB ADDB WEB ENB SSB CLKB DOB DOPB 読み込み / 書き込み Virtex-II ブロック SelectAM の読み込みは完全同期で実行されます アドレスが送られると 制御信号 ENA または ENB に加え WEA および WEB により読み込みがイネーブルになります この結果 クロック極性に従って立ち上がりまたは立ち下がりエッジで 格納データが出力レジスタに読み込まれます 図 29 : デュアルポートの 18Kb ブロック SelectAM ポート比率 DS031_11_ 表 16 に 18Kb ブロック SelectAM の幅とワード数の比率を示します また Virtex-II ブロック SelectAM には専用配線リソースが含まれるため CLB ブロック SelectAM および乗算器と最適にインターフェイスできます また 書き込みも完全同期で実行されます データとアドレスが送られると 制御信号 ENA または ENB に加え WEA または WEB により書き込みがイネーブルになります この結果 クロック入力モードに従って立ち上がりまたは立ち下がりエッジでデータが指定したメモリセルに読み込まれます 書き込みでは同時に読み込みが実行されます このときに次の 3 つのオプションが使用できます オプションはコンフィギュレーション時に設定します 1. WITE_FIST WITE_FIST オプションは透過モードです 図 30 に示すように データ入力 (DI) をメモリに書き込むクロックエッジで DI が同時に出力レジスタ DO に転送されます Data_in DI DO Data_out = Data_in CLK WE Data_in New Address aa AMContents Old New Data_out New DS031_14_ 図 30 : WITE_FIST モード モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 68 製品仕様

33 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 2. EAD_FIST EAD_FIST オプションは 書き込む前に読み込むモードです 図 31 に示すように データ入力 (DI) をメモリに書き込むクロックエッジで 指定したメモリセルの直前の内容が出力レジスタ DO に転送されます Data_in DI DO CLK WE Data_in New Address aa AM Contents Old New Data_out Old 図 31 : EAD_FIST モード DS031_13_ NO_CHANGE NO_CHANGE オプションでは 書き込みの実行に関係なく出力レジスタの内容が保持されます 書き込みモード中のクロックエッジは データ出力レジスタ DO の内容に影響しません ポートが NO_CHANGE でコンフィギュレーションされている場合 図 32 に示すように読み込みでのみ出力レジスタ DO に新しい値が読み込まれます Data_in DI DO CLK WE Data_in New Address aa AM Contents Old New Data_out 図 32 : NO_CHANGE モード DS031_12_ DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 69

34 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 制御ピンおよび属性 Virtex-II SelectAM メモリには 2 つの独立ポートがあり 各ポートには表 17 で示す制御ピンが付いています クロックを含むすべての制御入力をオプションで反転できます 表 17 : 制御ファンクション 制御信号 CLK EN WE SS ファンクション読み込みおよび書き込みクロック読み込み 書き込み セット リセットをイネーブルライトイネーブル DO レジスタを SVAL 属性に設定 メモリ初期値は INIT_xx 属性で決定されます デバイスコンフィギュレーション (INIT) および SS のアサート (SVAL) 後に 各属性により出力レジスタの値が決定します ブロック SelectAM リソースがデュアルポート AM としてコンフィギュレーションされている場合 INIT_B および SVAL の両属性が使用できます 配置 Virtex-II SelectAM メモリブロックは 4 列または 6 列に並べられています 列ごとのブロック数はデバイスのアレイサイズによって異なり その値は列の CLB 数を 4 で割った数と同じです 表 18 に列の配置を示します 表 18 : SelectAM メモリフロアプラン SelectAM ブロック デバイス 列 各列 合計 XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V SelectAM SelectAM 2 CLB n CLB n CLB 2 CLB 2 CLB n CLB n CLB 2 CLB 2 CLB 2 CLB 2 CLB 2 CLB 2 CLB n CLB 2 CLB 2 CLB n CLB 2 CLB SelectAM 図 33 : ブロック SelectAM (2 列 4 列 6 列 ) ds031_38_ モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 70 製品仕様

35 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) SelectAM メモリの合計数 表 19 に各 Virtex-II デバイスで使用できるブロック SelectAM メモリ数を示します 18Kb SelectAM ブロックはカスケード接続できるため ワード数が多くて幅が広いシングルポートまたはデュアルポートのメモリリソースをインプリメントできます 表 19 : 使用できる Virtex-II SelectAM メモリ 18 X 18 ビット乗算器 概要 SelectAM メモリの合計 デバイス ブロック キロビット ビット XC2V ,728 XC2V ,456 XC2V ,368 XC2V ,824 XC2V ,280 XC2V ,736 XC2V ,008 1,032,192 XC2V ,728 1,769,472 XC2V ,160 2,211,840 XC2V ,592 2,654,208 XC2V ,024 3,096,576 Virtex-II 乗算ブロックは 18 X 18 ビットの 2 の補数符号付き乗算器です Virtex-II デバイスには 多数のエンベデッド乗算ブロックが組み込まれています これらの乗算器は 18Kb ブロック SelectAM リソースと同時に使用するか または単独で使用できます また スライス内で 18 X 18 ビット乗算器を使用するのに比べ これらの乗算器は高速動作するように最適化されており 電力消費も少なくなっています 各 SelectAM メモリおよび乗算ブロックは 図 34 に示すように 4 個のスイッチマトリックスに接続されています ブロック SelectAM メモリとの使用 インターコネクトを使用すると SelectAM メモリと乗算ブロックを同時に使用できます ただしインターコネクトによっては SelectAM と乗算器で共有されるものもあります この場合 乗算器と SelectAM メモリの上位データビットで入力が共有されるため 乗算器の使用中に使用できる SelectAM メモリのワード幅は最大 18 ビットまでです このような共有インターコネクトは 乗算器に接続している 18 ビット幅のブロック SelectAM リソース向けに最適化されています SelectAM メモリおよび乗算器を LUT のアキュムレータと使用すると DSP ( デジタル信号処理 ) の MAC ( 乗算アキュムレータ ) ファンクションをインプリメンテーションできます このファンクションは 有限および無限インパルスレスポンス (FI および II) のデジタルフィルタでよく使用されます コンフィギュレーション SelectAM 図 34 : SelectAM および乗算ブロック 乗算ブロックは 18 X 18 ビット (2 の補数 ) の符号付き乗算器です ポート A と B の両方の入力ビット幅は 18 で 出力幅は 36 ビットです 図 35 に乗算ブロックを示します 18 x 18 DS031_33_ A[17:0] MULT 18 x 18 P[35:0] B[17:0] 図 35 : 乗算ブロック DS031_40_ DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 71

36 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 配置 / 構成 各乗算器は 18Kb ブロック SelectAM リソースと使用されるため 乗算器の構成は 18Kb SelectAM の構成と同一です ビルトイン乗算ブロックに加え CLB エレメントにも効率よく乗算器をロジックにインプリメントする専用ロジックがあります 詳細については コンフィギャブルロジックブロック (CLB) を参照してください 表 20 : 乗算器フロアプラン 乗算器 デバイス 列 各列 合計 XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V CLB n CLB n CLB 2 CLB 2 CLB n CLB n CLB 2 CLB 2 CLB 2 CLB 2 CLB 2 CLB 2 CLB n CLB 2 CLB 2 CLB n CLB 2 CLB 図 36 : 乗算器 (2 列 4 列 6 列 ) モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 72 製品仕様

37 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) グローバルクロックマルチプレクサバッファ Virtex-II デバイスには 16 本のクロック入力ピンがあります これらのピンは通常のユーザー I/O としても使用できます 図 37 に示すように デバイスのアレイ中央の最上部エッジおよび最下部エッジにはそれぞれ 8 個のクロックパッドがあります グローバルクロックマルチプレクサバッファは Virtex-II デバイスの専用ロースキュークロックツリー分配への入力です クロックパッド同様 チップの最上部エッジおよび最下部エッジにそれぞれ 8 個のマルチプレクサバッファがあります カルインターコネクトでも駆動できます DCM のクロック出力は 図 38 で示すようにグローバルクロックバッファの入力に接続できます グローバルクロックバッファを使用すると クロックを一部のまたはすべての同期ロジックエレメントに分散できます このようなロジックエレメントには CLB IOB SelectAM ブロック内のレジスタが含まれます Virtex-II デバイスの 1/4 区画ごとに 8 個のグローバルクロックを使用できます 設計者は ピン固定およびフロアプランの前にデバイスのクロック分散を綿密に考慮する必要があります 詳細については Virtex-II ユーザーガイド を参照してください I Virtex-II CLKIN DCM CLKOUT 0 I DS031_42_ 図 37 : Virtex-II クロックパッド 各グローバルクロックバッファはデバイスにクロックを直接分配するクロックパッドで駆動するか または DCM ( デジタルクロックマネージャ ) で駆動できます DCM については 75 ページの デジタルクロックマネージャ (DCM) を参照してください また 各グローバルクロックバッファはロー 図 38 : Virtex-II クロック分散コンフィギュレーション図 39 に Virtex-II デバイスのクロック分散を示します 0 DS031_43_ BUFGMUX NW NE NW 8 BUFGMUX NE 8 8 SW 8 BUFGMUX SE 8 SW 8 SE 8 BUFGMUX DS031_45_ 図 39 : Virtex-II クロック分散 デバイスの 1/4 区画ごとに最大 8 個までのクロックをクロックの行に並べることができます クロック行では 上部と下部のそれぞれに 8 行 最大 16 行の CLB の行がサポートされ ます 大規模デバイスでは 必要に応じてクロック行が追加されます DS031-2 (v1.9) 2001 年 11 月 29 日 モジュール 2 製品仕様 73

38 Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2) 消費電力を低減するため 未使用のクロック分岐はスタティックのままになります グローバルクロックは 専用クロックバッファ (BUFG) で駆動されます クロックバッファはクロック (BUFGCE) のゲート化や 2 つの独立したクロック入力のマルチプレクサ (BUFGMUX) として使用できます このエレメントは 大半の場合バッファとしてコンフィギュレーションされます 図 40 に グローバルバッファの BUFG ファンクションを示します I BUFG 図 40 : Virtex-II BUFG ファンクション また Virtex-II グローバルクロックバッファ (BUFG) は クロックイネーブル / ディスエーブル回路 ( 図 41) 2 入力クロック乗算器 ( 図 42) としてコンフィギュレーションすることもできます これらの 2 つのオプションの機能については後で記述します この 2 つのオプションは クロックの立ち上がりエッジまたは立ち下がりエッジのいずれかのモードで使用できます このモードはコンフィギュレーションによって設定します ここでは クロックの立ち上がりエッジモードを使用した場合の BUFGCE および BUFGMUX について説明します 立ち下がりエッジモードの場合は ここで記述するすべての 立ち上がり を 立ち下がり に High を Low に変更してください ただし CE または S レベルの記述の箇所では変更しないでください 立ち上がりエッジオプションでは BUFGCE および BUFGMUX プリミティブが使用され 立ち下がりエッジオプションでは BUFGCE_1 および BUFGMUX_1 プリミティブが使用されます BUFGCE 入力クロックの立ち上がりエッジの前に CE 入力が High の場合 入力クロックの波形が出力 O に送信されます 入力クロックが High の間に CE が変化しても 影響はありません O DS031_61_ BUFGMUX BUFGMUX を使用すると 非同期のクロックも含め 相関のない 2 つのクロックを切り替えることができます S が Low の場合は I0 入力が選択され S が High の場合は I1 入力が選択されます クロックが切り替わる際 出力の High または Low の時間が入力クロックの High または Low の時間よりも長くなります その時点で選択されているクロックが High の場合は S が変化しても影響はありません クロックは 出力が Low の間に切り替わります S が変化するときに選択されているクロックが High の場合は そのクロックが Low になるまでクロックは切り替わりません 出力が Low になった後 次に選択されるクロックが High から Low に遷移すると 新しいクロックの波形が出力され始めます 2 つのクロックには相関関係がある必要はなく S 入力はいつ変化してもかまいませんが 選択されているクロックの立ち上がりエッジ ( つまり BUFGMUX の出力 O の立ち上がりエッジ ) の直前のセットアップタイム中に S 入力を変化させないようにする必要があります このセットアップタイム要件を満たさない場合 ラントパルスが発生する場合があります すべての Virtex-II デバイスには 16 個のグローバルクロックマルチプレクサバッファがあります 図 43 に CLK0 から CLK1 への切り替えを示します S CLK0 S I0 I1 BUFGMUX 図 42 : Virtex-II BUFGMUX ファンクション O DS031_63_ I BUFGCE O CLK1 OUT CE DS031_62_ 図 41 : Virtex-II BUFGCE ファンクション 入力クロックの立ち上がりエッジの前に CE 入力が Low の場合は その後の入力クロックパルスは出力に送信されず 出力は Low に保たれます 入力クロックが High の間に CE が変化しても 影響はありません BUFGCE の入力 I の立ち上がりエッジの直前 セットアップタイム以内に CE を変化させないようにする必要があります このセットアップタイム要件を満たさない場合 出力にラントパルスが発生する場合があります DS031_46_ 図 43 : クロックマルチプレクサ波形ダイアグラム 現在のクロックは CLK0 です S が High に変化します CLK0 が High の場合 CLK0 が Low に遷移するまで CLK0 の波形が出力されます CLK0 が Low になると CLK1 が Low になるまでマルチプレクサの出力は Low に保たれます CLK1 が High から Low に切り替わると 出力が CLK1 に切り替わります 出力にグリッチや短いパルスは発生しません モジュール 2 DS031-2 (v1.9) 2001 年 11 月 29 日 74 製品仕様