2016 3
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- みそら たもん
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1 JAIST Reposi Title 命令セットによるマイクロアーキテクチャへの影響に 関する研究 [ 課題研究報告書 ] Author(s) 桑田, 正明 Citation Issue Date Type Thesis or Dissertation Text version author URL Rights Description Supervisor: 田中清史, 情報科学研究科, 修士 Japan Advanced Institute of Science and
2 2016 3
3 Copyright c 2016 by Kuwata Masaaki 2
4 Instruction Set Architecture, ISA ISA FPGA Field Programmable Gate Array ISA ISA ISA ISA ISA ISA MIPS ARM SPARC SPARC MIPS ARM
5 CPU MIPS MIPS MIPS MIPS MIPS ARM ARM ARM ARM ARM SPARC SPARC SPARC SPARC SPARC ISA i
6 44 48 ii
7 2.1 R I J MIPS MIPS / / ARM ARM branch SPARC ( ) SPARC ( ) SPARC ( ) SPARC ( ). 34 iii
8 2.1 MIPS MIPS ARM ARM ARM SPARC SPARC Verilog ISA iv
9 1 1.1 Instruction Set Architecture, ISA CISC Complex Instruction Set Computer RISC Reduced Instruction Set Computer ISA ISA ISA ISA ISA ISA ASIC Application Specific Integrated Circuit ISA FPGA Field Programmable Gate Array ISA FPGA ISA ISA (Hardware Description Language ISA 1.2 FPGA ISA ISA ISA MIPS ARM SPARC SPARC MIPS ARM 1
10 1.3 MIPS ARM SPARC ISA RISC ASIC FPGA Verilog HDL ISA ISA ISA ISA ISA ISA 3 ISA 2
11 2 CPU 2.1 MIPS MIPS MIPS Microprocessor without Interlocked Pipeline Stages [1] 1981 John L. Hennessy MIPS [2] 1984 Hennessy [2] 1985 R R3000 [3] R4000 [3] 1992 SGI(Silicon Graphics Inc.) SGI [3] MIPS 1998 SGI [3] 2013 (Imagination Technologies Group plc.) [3] MIPS IP(Intellectual Property) [4, 8] MIPS MIPS SGI Onyx POWER CHALLENGE CPU MIPS R4400SC [5] R14000 Origin 3000 [6] SGI MIPS [7] MIPS 3
12 MIPS IP [8] [9] [10] [11] PlayStation PlayStation2 Nintendo64 [12] MIPS MIPS R I J 3 1. R R 2.1 op rs rt rd shamt funct : R 2. I op: (opcode, ) R op 0 rs: 1 rt: 2 rd: shamt: funct: (function code) I 2.2 op rs rt address : I 4
13 3. J op: (opcode, ) op 35 lw op 43 sw op 4 beq op 5 bne op 8 addi rs:addi sw lw beq bne rt:addi lw sw beq bne address: J 2.3 op address : J op: (opcode, ) op 2 j( ) address: MIPS MIPS
14 2.1: MIPS 1 add add R 2 sub subtract R 3 and and R 4 or or R 5 slt set on less than R 6 addi add immediate I 7 sw store word I 8 lw load word I 9 beq branch on equal I 10 bne branch on not equal I 2.4 David A. Patterson,John L. Hennessy 4 [13]
15 PC[31:0] Add4 4 (PCin) (RegDst) (PCout) PCin[31:0] PC PCout[31:0] Read address I_ADDR[31:0] 命令 [31-0] INSTRUCTION[31:0] (CLK) (RST) CLK RST 命令メモリ 黄色は MIPS として Verilog で作成済みのモジュール 黒線はデータ線青線は制御線 module 近くの信号は各 module の input,output module 間の信号は CPU.v の内部信号 (wire 型 ) CPU.v で module 間と外部との接続 input INSTRUCTION[31:0], Read_data[31:0], CLK,RST output I_ADDR[31:0],D_ADDR[31:0], Write_data[31:0] MemRead,MemWrite NPC[31:0] (NPC) RegDst Branch Branch_n (Branch) (Branch_n) MemRead 命令 [31-26] Op[5:0] (INSTRUCTION[31:26]) Main_ control MemtoReg ALUOp[1:0] MemWrite (ALUOp) (MemWrite) ALUSrc (ALUSrc) RegWrite (RegWrite) 命令 [25-21] (INSTRUCTION[25:21]) 命令 [20-16] (INSTRUCTION[20:16]) IN0[4:0] 命令 [15-11] IN1[4:0] (INSTRUCTION[15:11]) SEL 0 MUX2 to1_5 1 (Write_r egister) OUT[4:0] 読み出しレジスタ 1 Read_register1 [4:0] 読み出しレジスタ 2 Read_register2 [4:0] 書き込みレジスタ Write_register[4:0] 書き込みデータ Write_data[31:0] 読み出しデータ 1 Read_data1[31:0] 読み出しデータ 2 Read_data2[31:0] RegFile (CLK) CLK 命令 [15-0] (INSTRUCTION[15:0]) Sign_ extend D16[15:0] D32[31:0] 命令 [5-0] (INSTRUCTION[5:0]) (Write_reg_data) IN0[31:0] 0 Shift _left_2 IN1[31:0] (SE_SL2) IN2[31:0] DIN[31:0] DOUT[31:0] Add32 (Branch_ Target) OUT[31:0] IN1[31:0] MUX2 to1_32 module 1 OUT[31:0] SEL (Branch_and_Zero) (MemRead) (MemtoReg) (Zero) (Read_data1) IN0[31:0] IN1[31:0] SEL 0 MUX2 to1_32 module2 1 A[31:0] OUT[31:0] (Read_data2) B[31:0] (B) alu32 Zero ALU_result[31:0] ALU_ control _input [3:0] アドレス D_ADDR[31:0] 読み出しデータ Read_data[31:0] データ メモリ 書き込みデータ Write_data[31:0] (Read_data) IN1[31:0] IN0[31:0] 1 SEL MUX2 to1_32 module3 0 (SE) (ALU_ control _input) (ALU_result) ALU_ control ALU_control _input[3:0] Funct[5:0] ALUOp[1:0] OUT[31:0] 2.4: MIPS 7
16 CPU 2. PC 3. Add Add MUX2to1 32(module) 6. Shift left Sign extend alu32 add sub and or Zero 9. MUX2to1 32(module2) alu RegFile 11. MUX2to1 5 R [15-11](rd) [20-16](rt) 12. MUX2to1 32(module3) ALU 8
17 13. Main control 14. ALU control Main control [5-0](funct) alu =45 9
18 2.2: MIPS 0: add $1,$0,$0 $1 0 4: addi $2,$0,10 $2 10 8: addi $3,$0,$0 $3 0 12: addi $4,$0,$0 $4 0 16: sw $1, 0($4) $4 $1 20: addi $4,$4,4 $4 4 24: addi $1,$1,1 $1 1 28: bne $1,$2,-4 ; 16 32: add $1,$0,$0 $1 0 36: add $4,$0,$0 $4 0 40: lw $5,0($4) $4 $5 44: add $3,$3,$5 ($5) ($3) 48: addi $4,$4,4 $4 4 52: addi $1,$1,1 $1 1 56: bne $1,$2,-5 ; 40 60: sw $3, 0($0) ($3) 0 64: beq $0,$0, Xilinx, Inc. ISim [14] 2.5 (I ADDR) 60 (D ADDR)0 45 (Write data=45) (Write 45 to address 0) 10
![2.5: MIPS 2.2 ARM 2.2.1 ARM ARM Advanced RISC Machines [15] 1983 Acorn Computers Ltd. ARM [16] 1985 Acorn Computers Ltd. 32 RISC ARM1 1986 ARM2 ARM3 [16, 17] 1990 Acorn Computers Ltd.](/docs-images/81/84699898/images/19-0.jpg "Apple Computer Advanced RISC Machines Ltd. [18] 1991 Advanced RISC Machines Ltd. RISC ARM6 1993 ARM7 [18] ARM7 [16] 1998 Advanced RISC Machines Ltd. ARM Ltd. ARM Holdings Plc ARM Ltd.")
19 2.5: MIPS 2.2 ARM ARM ARM Advanced RISC Machines [15] 1983 Acorn Computers Ltd. ARM [16] 1985 Acorn Computers Ltd. 32 RISC ARM ARM2 ARM3 [16, 17] 1990 Acorn Computers Ltd. Apple Computer Advanced RISC Machines Ltd. [18] 1991 Advanced RISC Machines Ltd. RISC ARM ARM7 [18] ARM7 [16] 1998 Advanced RISC Machines Ltd. ARM Ltd. ARM Holdings Plc ARM Ltd. [17, 19] ARM Ltd. ARM8 ARM9 ARM10 ARM11 [16] ARM11 Cortex ARM Ltd. Cortex 11
20 Cortex-A(ARM Application Processors) Cortex-R(ARM Embedded Real-time Processors) Cortex-M(ARM Embedded Processors) [20, 21] 2012 ARM Ltd. 64 Cortex-A ARMv8 [22] ARM ARM Ltd. IP IP ARM IP ARM Ltd. IP [23] ARM [16] ARM 95% 80% 35% [23] ARM ARM 5 ARM v6 [24] A cond 0,0 I opcode S Rn Rd shift imm shift 0 Rm , , : cond: (N,Z,C,V) NOP(No Operation) (AL) 12
21 cond 0000 EQ(=) Z cond 0001 NE( ) Z cond 1110 AL ( ) 27,26 : (MOV,ADD,SUB,AND,CMP ) 00 I:I I=1, I=0 I=0 opcode: ( ) opcode 1101 MOV opcode 0100 ADD opcode 0010 SUB opcode 0000 AND opcode 1010 CMP S:S S=1, S=0 Rn: Rd: shift imm: shift: shift 00 (LSL) shift 01 (LSR) shift 10 (ASR) shift 11 (ROR) 4 : Rm: 0(shift imm=0) Rm
22 cond 0,0 I opcode S Rn Rd rotate imm immed , : cond: (N,Z,C,V) NOP(No Operation) (AL) cond 0000 EQ(=) Z cond 0001 NE( ) Z cond 1110 AL ( ) 27,26 : (MOV,ADD,SUB,AND,CMP ) 00 I:I I=1, I=0 I=1 opcode: ( ) opcode 1101 MOV opcode 0100 ADD opcode 0010 SUB opcode 0000 AND opcode 1010 CMP S:S S=1, S=0 Rn: Rd: rotate imm: immed 8 2 rotate imm immed 8: 14
23 3. / / 2.8 cond 0,1 I P U B W L Rn Rd shift imm shift 0 Rm , , : / cond: (N,Z,C,V) NOP(No Operation) (AL) cond 0000 EQ(=) Z cond 0001 NE( ) Z cond 1110 AL ( ) 27,26 : / (LDR,STR) 01 I:I / I=0, I=1 I=1 P: P 2 P=0 P=1 W U:U U = 1 U = 0 B:B B = 1 B = 0 W 2 15
24 P=0 W = 0 W = 1 P=1 W = 0 W = 1 L:L L = 1 L = 0 Rn: Rd: shift imm: shift: shift 00 (LSL) shift 01 (LSR) shift 10 (ASR) shift 11 (ROR) 4 : 0 Rm:Rn 4. / / 2.9 cond 0,1 I P U B W L Rn Rd offset , : / cond: (N,Z,C,V) NOP(No Operation) (AL) cond 0000 EQ(=) Z cond 0001 NE( ) Z 16
25 cond 1110 AL ( ) 27,26 : / (LDR,STR) 01 I:I / I=0, I=1 I=0 P: P 2 P=0 P=1 W U:U U = 1 U = 0 B:B B = 1 B = 0 W 2 P=0 W = 0 W = 1 P=1 W = 0 W = 1 L:L L = 1 L = 0 Rn: Rd: offset 12:Rn
26 cond 1,0,1 L signed immed ,26, : cond: (N,Z,C,V) NOP(No Operation) (AL) cond 0000 EQ(=) Z cond 0001 NE( ) Z cond 1110 AL ( ) 27,26,25 : (B,BL) 101 L:L L=1 R14 L=0 signed immed 24: ARM ARM ARM Thumb 16 Thumb 18
27 2.3: ARM 1 MOV move 2 ADD add 3 SUB subtract 4 AND and 5 CMP compare 6 STR store register / 7 LDR load register / 8 BNE branch on not equal 9 BEQ branch on equal 10 BAL branch always : ARM / / 4 / / ARM Ltd. ARM v6 [24] ARM 19
28 PC[31:0] Add4 NPC[31:0] 4 (PCin) (PCout) RST CLK (RST) (CLK) 命令 [31-0] (INSTRUCTION[31:0]) INSTRUCTION[31:0] (INSTRUCTION[11:7]) (INSTRUCTION[6:5]) Read address I_ADDR[31:0] 命令 [31-0] INSTRUCTION[31:0] 命令メモリ 命令 [19-16] (INSTRUCTION[19:16]) 命令 [3-0] 命令 [15-12] Rm Rn (INSTRUCTION[3:0]) Rd (INSTRUCTION[15:12]) (PCout) register15 はレジスタ,PC 兼用命令によって PC(register15) から読み出される値は, 現在の命令アドレス +8 module 近くの信号は各 module の input,output module 間の信号は CPU.v の内部信号 (wire 型 ) CPU.v で module 間と外部との接続 input INSTRUCTION[31:0], Read_data[31:0], CLK,RST output I_ADDR[31:0],D_ADDR[31:0], Write_data[31:0] MemRead,MemWrite 黄色は ARM として Verilog で作成済みのモジュール 黒線はデータ線青線は制御線 (INSTRUCTION[31:0]) 命令 [23-0] (INSTRUCTION[23:0]) 命令 [27-21] (NPC) (NPC8) Branch_taken (Branch_taken) Main_ control c v z n MemRead MemtoReg MemWrite (MemWrite) ALUSrc RegWrite (RegWrite) AL_LS (AL_LS) 読み出しレジスタ 1 Read_register1 [3:0] +8 読み出しデータ 1 Read_data1[31:0] 読み出しレジスタ 2 読み出しデータ 2 Read_register2 [3:0] rd_r RW_register[3:0] rd_w RW_register[3:0] Read_data2[31:0] Read_data3[31:0] +8 PCout8[31:0] (register15+8) PCin[31:0] (register15) 書き込みデータ Write_data[31:0] PCout[31:0] (register15) RegFile (CLK) CLK (RST) RST Sign_ extend D24[23:0] D32[31:0] (Write_reg_data) instruction[27:21] (INSTRUCTION[27:21]) DIN[31:0] Shift _left_2 (ALUSrc) Imm (SE) AL_LS samnt[4:0] shift[1:0] (Read_data1) A[31:0] SEL (Read_data2) IN0[31:0] 0 OUT[31:0] IN1[31:0] MUX2 to1_32 module2 1 B[31:0] (B) (Read_data3) ALU_ control IN0[31:0] 0 IN1[31:0] (SE_SL2) IN2[31:0] Add32 (Branch_ Target) OUT[31:0] IN1[31:0] MUX2 to1_32 module 1 SEL OUT[31:0] DOUT[31:0] (MemRead) (MemtoReg) n z v c alu32 ALU_result[31:0] ALU_ control _input [3:0] アドレス D_ADDR[31:0] 読み出しデータ Read_data[31:0] データ メモリ 書き込みデータ Write_data[31:0] (Read_data) IN1[31:0] IN0[31:0] 1 SEL MUX2 to1_32 module3 0 (ALU_control _input) (ALU_result) ALU_control _input[3:0] OUT[31:0] 2.11: ARM 20
29 CPU 2. Add Add MUX2to1 32(module) 5. Shift left Sign extend alu32 add sub and (N,Z,C,V) 8. MUX2to1 32(module2) alu32 9. RegFile register15 (register15) MUX2to1 32(module3) ALU 11. Main control (N,Z,C,V) 21
30 12. ALU control [27-21] alu =45 2.5: ARM 0: MOV R1, #0 R1 0 4: MOV R3, #0 R3 0 8: MOV R4, #0 R4 0 12: STR R1,[R4,R1,LSL #2] R4 R1, 4 16: ADD R1,R1,#1 R1 1 20: CMP R1,#10 R : BNE -5 ;R : MOV R1,#0 R1 0 32: LDR R5,[R4,R1,LSL #2] R4 R5, 4 36: ADD R3,R3,R5 (R5) (R3) 40: ADD R1,R1,#1 R1 1 44: CMP R1,#10 R : BNE -6 ;R : STR R3,[R4] (R3) 0 (R4) 56: BAL Xilinx, Inc. ISim [14] 2.12 (I ADDR) 52 22
31 2.12: ARM (D ADDR)0 45 (Write data=45) (Write 45 to address 0) 2.3 SPARC SPARC SPARC Scalable Processor Architecture [25] 1984 Dabid Patterson Sun Mycrosystems SPARC [26] 1986 SPARC Sun Mycrosystems [27] 1987 Sun Mycrosystems SPARC [27] 1989 Sun Mycrosystems SPARC SPARC International, Inc. SPARC International, Inc. SPARC [27] 1990 SPARC V8 [26] 1993 SPARC V9 [26] 1994 SPARC IEEE [26, 27] 2012 SPARC64VIIIfx [28] 23
32 2.3.2 SPARC 2010 Oracle Sun Microsystems [29] Oracle Sun Microsystems UNIX [30] SPARC Oracle [31, 32] SPARC SPARC 3 The SPARC Architecture Manual Version 8 [25] Figure5-1 Summary of Instruction Formats op rd op3 rs1 i=0 asi rs : op: ( ) op 10 arithmetic,logical,save,restore op 11 memory instructions rd: arithmetic,logical,ld,save,restore ST op3: ( ) op ADD op SUB op SUBcc op AND op OR op ST op LD 24
33 op SAVE op RESTORE rs1: 1 i=0: arithmetic,logical,save,restore rs1 rs2 memory instructions rs1+rs2 asi: arithmetic,logical,save,restore unused(zero) memory instructions asi(address Space Identifiers) rs2: op rd op3 rs1 i=1 simm : op: ( ) op 10 arithmetic,logical,save,restore op 11 memory instructions rd: arithmetic,logical,ld,save,restore ST op3: ( ) op ADD op SUB op SUBcc op AND op OR op ST op LD op SAVE op RESTORE rs1: 1 25
34 i=1: arithmetic,logical,save,restore rs1 simm13 memory instructions rs1+simm13 simm13: 3. branch branch 2.15 op a cond op2 disp : branch op: ( ) op 00 branch a:annul a=1 cond: condition code cond 0001 BE cond 1001 BNE cond 0011 BL op2:bicc(branch on integer condition codes) 010 disp22: SPARC SPARC icc(integer Condition Codes) n,z,v,c SUBcc branch 26
35 2.6: SPARC 1 ADD add arithmetic 2 SUB subtract arithmetic 3 SUBcc subtract and modify icc arithmetic 4 AND and logical 5 OR inclusive or logical 6 ST store word memory instructions 7 LD load word memory instructions 8 BE branch on equal branch 9 BNE branch on not equal branch 10 BL branch on less branch 11 SAVE save caller s window save 12 RESTORE restore caller s window restore ( ) ( ) 2 8 CWP(Current Window Pointer)=0 7 8 global registers 8 out registers 8 local registers 8 in registers 32 global registers CWP out registers CWP 1 in registers local registers in registers CWP 1 out registers RESTORE CWP 1 SAVE CWP 1 CWP=7 CWP 1 CWP=0 CWP=0 CWP 1 CWP= = SAVE RESTORE 27
36 2.16, 2.17 SPARC International Inc. The SPARC Architecture Manual Version 8 [25] 28
37 (PCin) PCin[31:0] PC (CLK) (RST) CLK RST PC[31:0] 4 (PCout) PCout[31:0] Add4 Read address I_ADDR[31:0] 命令メモリ 黄色は SPARC として Verilog で作成済みのモジュール 黒線はデータ線青線は制御線 NPC[31:0] (INSTRUCTION[31:30]) (INSTRUCTION[24:19]) (INSTRUCTION[13]) (INSTRUCTION[28:25]) 命令 [31-0] INSTRUCTION[31:0] 命令 [31-30][24-19] Op1[1:0]Op3[5:0] 命令 [13] 命令 [28-25] cond[3:0](be,bne,bl) 命令 [18-14] (INSTRUCTION[18:14]) 命令 [4-0] (INSTRUCTION[4:0]) 命令 [29-25] (INSTRUCTION[29:25]) Main_ control MemRead MemtoReg MemWrite ALUSrc RegWrite 読み出しレジスタ 1 Read_register1 [4:0] 読み出しレジスタ 2 Read_register2 [4:0] rd_r RW_register[4:0] rd_w RW_register[4:0] 書き込みデータ Write_data[31:0] (CLK) CLK Branch (Branch) IccSet (IccSet) c v z n (RegWrite) 読み出しデータ 1 Read_data1[31:0] 読み出しデータ 2 Read_data2[31:0] Read_data3[31:0] (NPC) (PCout) (MemWrite) RegFile (SE) (Read_data2) IN0[31:0] MUX2 to1_32 Shift _left_2 IN1[31:0] IN2[31:0] DIN[31:0] DOUT[31:0] (ALUSrc) (Read_data1) IN1[31:0] SEL 0 1 psr_c psr_v psr_z psr_n module2 A[31:0] (Read_data3) OUT[31:0] B[31:0] (B) (SE_SL2) alu32 n z v c ALU_ control _input [3:0] Add32 ALU_result[31:0] IN0[31:0] (Branch_ Target) OUT[31:0] アドレス D_ADDR[31:0] IN1[31:0] MUX2 to1_32 SEL データ メモリ 書き込みデータ Write_data[31:0] (ALU_control _input) (ALU_result) 0 module 1 読み出しデータ Read_data[31:0] OUT[31:0] (MemRead) (MemtoReg) (Read_data) IN1[31:0] IN0[31:0] 1 SEL MUX2 to1_32 module3 0 module 近くの信号は各 module の input,output module 間の信号は CPU.v の内部信号 (wire 型 ) CPU.v で module 間と外部との接続 input INSTRUCTION[31:0], Read_data[31:0], CLK,RST output I_ADDR[31:0],D_ADDR[31:0], Write_data[31:0] MemRead,MemWrite 命令 [12-0] (INSTRUCTION[12:0]) 命令 [31-30][24-19] Sign_ extend (Write_reg_data) D13[12:0] D32[31:0] Op1[1:0]Op3[5:0] (INSTRUCTION[31:30]) (INSTRUCTION[24:19]) ALU_ control ALU_control _input[3:0] OUT[31:0] i : SPARC ( ) 29
38 (PCin) PCin[31:0] PC (CLK) (RST) CLK RST PC[31:0] 4 (PCout) PCout[31:0] Add4 Read address I_ADDR[31:0] 命令メモリ 黄色は SPARC として Verilog で作成済みのモジュール 黒線はデータ線青線は制御線 命令 [31-0] INSTRUCTION[31:0] module 近くの信号は各 module の input,output module 間の信号は CPU.v の内部信号 (wire 型 ) CPU.v で module 間と外部との接続 input INSTRUCTION[31:0], Read_data[31:0], CLK,RST output I_ADDR[31:0],D_ADDR[31:0], Write_data[31:0] MemRead,MemWrite NPC[31:0] (INSTRUCTION[31:30]) (INSTRUCTION[24:19]) (INSTRUCTION[13]) (INSTRUCTION[28:25]) 命令 [31-30][24-19] Op1[1:0]Op3[5:0] 命令 [13] 命令 [28-25] cond[3:0](be,bne,bl) 命令 [18-14] (INSTRUCTION[18:14]) 命令 [4-0] (INSTRUCTION[4:0]) 命令 [29-25] (INSTRUCTION[29:25]) 命令 [12-0] (INSTRUCTION[12:0]) Main_ control 命令 [31-30][24-19] save restore (restore) MemRead MemtoReg MemWrite ALUSrc RegWrite 読み出しレジスタ 1 Read_register1 [4:0] 読み出しレジスタ 2 Read_register2 [4:0] rd_r RW_register[4:0] rd_w RW_register[4:0] 書き込みデータ Write_data[31:0] (CLK) CLK Branch (Branch) IccSet (IccSet) 読み出しデータ 1 Read_data1[31:0] 読み出しデータ 2 Read_data2[31:0] Sign_ extend (Write_reg_data) c v z n (save) (RST) RST (RegWrite) Read_data3[31:0] RegFile D13[12:0] D32[31:0] (NPC) (PCout) (MemWrite) Op1[1:0]Op3[5:0] (INSTRUCTION[31:30]) (INSTRUCTION[24:19]) (SE) (Read_data2) IN0[31:0] MUX2 to1_32 Shift _left_2 ALU_ control IN1[31:0] IN2[31:0] DIN[31:0] DOUT[31:0] (ALUSrc) (Read_data1) IN1[31:0] SEL 0 module2 1 psr_c psr_v psr_z psr_n A[31:0] (Read_data3) OUT[31:0] B[31:0] (B) (SE_SL2) alu32 n z v c ALU_ control _input [3:0] ALU_control _input[3:0] Add32 ALU_result[31:0] IN0[31:0] (Branch_ Target) OUT[31:0] アドレス D_ADDR[31:0] IN1[31:0] MUX2 to1_32 SEL データ メモリ 書き込みデータ Write_data[31:0] (ALU_control _input) (ALU_result) 0 module 1 読み出しデータ Read_data[31:0] OUT[31:0] (MemRead) (MemtoReg) (Read_data) IN1[31:0] IN0[31:0] 1 SEL MUX2 to1_32 module3 0 OUT[31:0] i : SPARC ( ) 30
39 2.16, CPU SUBcc psr n, psr z, psr v, psr c alu32 icc(n,z,v,c) 2. PC 3. Add Add MUX2to1 32(module) 6. Shift left Sign extend alu32 add sub and or icc(n,z,v,c) 9. MUX2to1 32(module2) alu RegFile 11. MUX2to1 32(module3) ALU 31
40 12. Main control icc(n,z,v,c) 13. ALU control [31-30][24-19] alu =45 32
41 2.7: SPARC 0: add %r0, %r0, %r1 r1 0 4: add %r0, 10, %r2 r2 10 8: add %r0, %r0, %r3 r3 0 12: add %r0, %r0, %r4 r4 0 16: st %r1, [%r4+0] r4 r1 20: add %r4, 4, %r4 r4 4 24: add %r1, 1, %r1 r1 1 28: subcc %r1, %r2,%r0 r1-r2 icc(n,z,v,c) 32: bne,a -4 ; 16 36: add %r0, %r0, %r1 r1 0 40: add %r0, %r0, %r4 r4 0 44: ld [%r4+0], %r5 r4 r5 48: add %r3, %r5, %r3 (r5) (r3) 52: add %r4, 4, %r4 r4 4 56: add %r1, 1, %r1 r1 1 60: subcc %r1, %r2, %r0 r1-r2 icc(n,z,v,c) 64: bne,a -5 ; 44 68: st %r3, [%r0+0] (r3) 0 72: subcc %r0, %r0, %r0 r0-r0=0 icc(n,z,v,c) 76: be,a Xilinx, Inc. ISim [14] 2.18, 2.19 (I ADDR) 68 (D ADDR)0 45 (Write data=45) (Write 45 to address 0) 33
42 2.18: SPARC ( ) 2.19: SPARC ( ) 34
43 3 3.1 ISA 2.4, 2.11, 2.16, Xilinx, Inc. ISE Design Suite 14.7 [33] Verilog [34].v 35
44 3.1: Verilog MIPS ARM SPARC( ) SPARC( ) [ ] [ ] [ ] [ ] 1 CPU PC Add Add MUX2to (module) 6 Shift left Sign extend alu MUX2to (module2) 10 RegFile MUX2to MUX2to (module3) 13 Main control ALU control MIPS SPARC( ) ARM SPARC( ) 3.2 MIPS 2.2 ARM 2.5 SPARC 2.7 Xilinx, Inc. ISE Design Suite 14.7 [33] Spartan6 FPGA XC6SLX
45 3.2: MIPS ARM SPARC ( ) Number of Slice Registers Number of Slice LUTs Number of RAMB8BWERs Number of RAMB16BWERs Critical Path[ns] Maximum Frequency[MHz] SPARC ( ) 3.2 MIPS SPARC( ) ARM SPARC( ) MIPS SPARC( ) SPARC( ) ARM MIPS ISE Design Suite 14.7 [33] Verilog [34] : MIPS ARM SPARC ( ) SPARC ( ) SPARC( ) 3.3 SPARC( ) 3.2 SPARC( ) 37
46 3.3 ISA ISA 2.4, 2.11, 2.16, 2.17 ISA ISA ISA ISA 1 ISA ISA ISA : ISA ( ISA ) ( ) ( 1 ISA ) MIPS ARM SPARC( ) 1 PC - PC 2 Add4 Add4 Add4 3 Add32 Add32 Add32 4 Shift left 2 Shift left 2 Shift left 2 5 MUX2to1 32 MUX2to1 32 MUX2to1 32 (module) (module) (module) 6 MUX2to1 32 MUX2to1 32 MUX2to1 32 (module2) (module2) (module2) 7 MUX2to1 32 (module3) MUX2to1 32 (module3) MUX2to1 32 (module3) 8 Sign extend Sign extend Sign extend 9 alu32 alu32 alu32 10 RegFile RegFile RegFile 11 Main control Main control Main control 12 ALU control ALU control ALU control 13 CPU CPU CPU 14 MUX2to
47 ISA Sign extend; alu32; n, z, v, c RegFile; Main control; n, z, v, c SAVE RESTORE ALU control; SAVE RESTORE CPU; n, z, v, c SAVE RESTORE MUX2to1 5;MIPS ISA ISA MIPS ARM Sign extend; 16bit alu32; n, v, c z RegFile; 2 1 Main control; n, z, v, c ALU control; Main control [5-0](funct) alu32 CPU; MUX2to1 5;MIPS Sign extend; 8bit alu32; n, z, c, v RegFile;
48 Main control; n, z, c, v ALU control; [27-21] alu32 CPU; SPARC( ) Sign extend; 19bit alu32; n, z, v, c RegFile; 3 1 Main control; n, z, v, c ALU control; [31-30][24-19] alu32 CPU; SUBcc psr n,psr z,psr v,psr c alu32 n, z, v, c SPARC( ) Sign extend; 19bit alu32; n, z, v, c RegFile; 3 1 Main control; n, z, v, c SAVE RESTORE ALU control; [31-30][24-19] alu32 SAVE RESTORE CPU; SUBcc psr n,psr z,psr v,psr c alu32 n, z, v, c SAVE RESTORE ; Add32 ; 2 40
49 module Add32( input [31:0] IN1, input [31:0] IN2, output [31:0] OUT ); assign OUT = IN1 + IN2; endmodule ; Sign extend ; ; MIPS; 16bit ARM; 8bit SPARC; 19bit MIPS module Sign extend( input [15:0] D16, output [31:0] D32 ); assign D32 = {D16[15],D16[15],D16[15],D16[15],D16[15],D16[15],D16[15],D16[15],D16[15], D16[15],D16[15],D16[15],D16[15],D16[15],D16[15],D16[15],D16[15:0]}; endmodule ARM module Sign extend( input [23:0] D24, output [31:0] D32 ); assign D32 = {D24[23],D24[23],D24[23],D24[23], D24[23],D24[23],D24[23],D24[23],D24[23:0]}; endmodule 41
50 SPARC module Sign extend( input [12:0] D13, output [31:0] D32 ); assign D32 = {D13[12],D13[12],D13[12],D13[12],D13[12],D13[12],D13[12],D13[12], D13[12],D13[12],D13[12],D13[12],D13[12],D13[12],D13[12],D13[12], D13[12],D13[12],D13[12],D13[12:0]}; endmodule ; alu32 ; ; MIPS; n, v, c z ARM; n, z, c, v SPARC; n, z, v, c MIPS alu32 ; add sub and or Zero ARM alu32 ; add sub and (n,z,c,v) SPARC alu32 ; add sub and or (n,z,v,c) 2.4, 2.11, 2.16, 2.17 ISA 42
51 4 ISA FPGA ISA ISA MIPS ARM SPARC MIPS ARM SPARC MIPS SPARC ARM MIPS ISA ISA 43
52 [1] MIPS Rx000 information: ( ) [2] Biography: ( ) [3] MIPS:A Brief History: ( ) [4] CPU : ( ) [5] HPC 50 : ( ) [6] SGI Origin 3000 : ( ) [7] SGI MIPS/IRIX : ( ) [8] MIPS Aptiv : ( ) [9] Cisco10000 Performance Routing Engine: ds.html ( ) [10] HP PMC-Sierra 64 MIPS-based RM7000C 9500 : printer_uses_rm7000c_pr_japanese.pdf ( ) 44
53 [11] MIPS Android : ( ) [12] PC : ) (2015 [13] David A. Patterson,John L. Hennessy: 4, BP,2011,ISBN , ISBN [14] ISE Simulator (ISim): ( ) [15] An Introduction to the ARM System Architecture: ( ) [16] ARM : ( ) [17] Interface :ARM CQ,2003,ISBN [18] ARM : ( ) [19] ARM Locations Around The World: php ( ) [20] ARM : ( ) [21] : ( ) 45
54 [22] ARM 64 CPU Cortex-A50 16 : ( ) [23] : ( ) [24] ARM v6 (ARM DDI 0100HJ-00), ARM Ltd , 2000, 2004, 2005 [25] The SPARC Architecture Manual Version 8 Revision SAV080SI9308,SPARC International Inc.1991,1992 [26] SPARC : ( ) [27] FAQ: ( ) [28] : ( ) [29] Oracle Sun : ( ) [30] : ittrend ( ) [31] SPARC : ( ) [32] UNIX SPARC M10: ( ) 46
55 [33] ISE Design Suite 14 : : 7/irn.pdf ( ) [34] : 1/ise_r_source_types.htm ( ) 47
56 48
3 SIMPLE ver 3.2: SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE (main memo
3 SIMPLE ver 3.2: 20190404 1 3 SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE 1 16 16 (main memory) 16 64KW a (C )*(a) (register) 8 r[0], r[1],...,
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011-05-19 011 年前学期 TOKYO TECH 命令処理のための基本的な 5 つのステップ 計算機アーキテクチャ第一 (E) 5. プロセッサの動作原理と議論 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W61 講義室木曜日 13:0-1:50 IF(Instruction Fetch) メモリから命令をフェッチする. ID(Instruction Decode)
untitled
13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
Copyright 2008 by Tomoyoshi Yamazaki
JAIST Reposi https://dspace.j Title 工程管理から知識創造へ - クリニカルパスによる医療 のナレッジ マネジメント - Author(s) 山﨑, 友義 Citation Issue Date 2008-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/4260
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MIPS R3000 Instruction Set Architecture (ISA) 計算機アーキテクチャ特論 (Advanced Computer Architectures) 2. スカラプロセッサ, スーパースカラプロセッサ Instruction Categories Computational Load/Store Jump and Branch Floating Point coprocessor
JAIST Reposi Title KJ 法における作法の研究 Author(s) 三村, 修 Citation Issue Date Type Thesis or Dissertation Text version author URL http
JAIST Reposi https://dspace.j Title KJ 法における作法の研究 Author(s) 三村, 修 Citation Issue Date 2005-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/537 Rights Description Supervisor:
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Course number: CSC.T341 コンピュータ論理設計 Computer Logic Design 10. シングルサイクルプロセッサのデータパス Datapath for Single Cycle Processor 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic
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2012-05-31 2011 年前学期 TOKYO TECH 固定小数点表現 計算機アーキテクチャ第一 (E) あまり利用されない 小数点の位置を固定する データ形式 (2) 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W641 講義室木曜日 13:20-14:50-2.625 符号ビット 小数点 1 0 1 0 1 0 1 0 4 2 1 0.5 0.25 0.125
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東北大学工学部機械知能 航空工学科 2015 年度 5 セメスター クラス D 計算機工学 5. 命令セットアーキテクチャ ( 教科書 6.1 節, 6.2 節 ) 大学院情報科学研究科鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 計算機の基本構成 メモリ プロセッサ データ領域 データデータデータ load store レジスタ PC プログラム領域
main.dvi
20 II 7. 1 409, 3255 e-mail: namba@faculty.chiba-u.jp 2 1 1 1 4 2 203 2 1 1 1 5 503 1 3 1 2 2 Web http://www.icsd2.tj.chiba-u.jp/~namba/lecture/ 1 2 1 5 501 1,, \,", 2000 7. : 1 1 CPU CPU 1 Intel Pentium
「FPGAを用いたプロセッサ検証システムの製作」
FPGA 2210010149-5 2005 2 21 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i 1. 1 2. 3 2.1 HDL FPGA 3 2.2 5 2.3 6 2.3.1 FPGA 6 2.3.2 Flash Memory 6 2.3.3 Flash Memory 7 2.3.4
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 5. 命令セットアーキテクチャ ( 教科書 6.1 節, 6.2 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 計算機の基本構成 メモリ プロセッサ データ領域 データデータデータ load store レジスタ PC プログラム領域 命令命令命令
PLDとFPGA
PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD
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2011-10-03 2011 年後学期 関連科目 履修条件等 計算機アーキテクチャ第二 (O) 1. 導入 大学院情報理工学研究科計算工学専攻吉瀬謙二 kise _at_ cs.titech.ac.jp S321 講義室月曜日 5,6 時限 13:20-14:50 1 4 学期 : 計算機論理設計 計算機を構成するプロセッサとその制御部に関し, 具体構成と設計の原理を講義する. 特に, レジスタトランスファ言語を用いて計算機の内部動作を記述し,
950080 Copyright ' 2001 by Manabu Masuoka i
JAIST Reposi https://dspace.j Title 何 が 日 産 を 蝕 んだのか? 日 産 に 見 る 経 営 資 源 配 分 問 題 Author(s) 増 岡, 学 Citation Issue Date 2001-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/725
Title 同 期 電 動 機 の 同 期 化 現 象 に 関 する 研 究 Author(s) 武 田, 郁 夫, タケダ, イクオ Citation Issue Date 1975-03 URL http://hdl.handle.net/10213/1497 Rights Type Thesis or Dissertation Text Version author Additional 北
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計算機の構造とプログラムの実行 1 計算機の基本構成 メモリ プロセッサ データ領域 データデータデータ load store レジスタ PC プログラム領域 命令命令命令 演算器 (ALU) 2 計算機の基本動作 プロセッサは, メモリのプログラム領域から命令をアドレス順に読み出して実行する 演算は ALU (Arithmetic Logic Unit) が行う 必要に応じて, メモリとプロセッサ内のレジスタとの間でデータを移動する
? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31
2004 3
JAIST Reposi https://dspace.j Title 様々なデータを扱えるストリーミング技術を用いて機 器間の通信 制御を行う研究 Author(s) 明壁, 祐基 Citation Issue Date 2004-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/1806
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完了した CP:1~19( 合計 19 個 ) 未達成の CP:20 [ 要旨 目的 ] CPU の製作を行う CPU の製作を通じて ハードウェア設計の流れを理解する CPU の構造について 理解を深める CPU 製作第 3 回の実験では 最終的なCPUの完成を目指す [ 原理 理論 ] まずは CPU の構造設計から行う 全体の構成は次のようになる 下の図では モニター回路は含まれない chattering
26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1
FPGA 272 11 05340 26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1 FPGA skewed L2 FPGA skewed Linux
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東北大学工学部機械知能 航空工学科 2015 年度 5 セメスター クラス D 計算機工学 6. MIPS の命令と動作 演算 ロード ストア ( 教科書 6.3 節,6.4 節 ) 大学院情報科学研究科鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ間の演算命令 (C 言語 ) c = a + b; ( 疑似的な MIPS アセンブリ言語 )
Title 海岸コンクリート構造物の凍害に関する研究 Author(s) 鮎田, 耕一, アユタ, コウイチ Citation Issue Date 1984-03 URL http://hdl.handle.net/10213/1535 Rights Type Thesis or Dissertation Text Version author Additional 北海道大学, 工学博士, 乙第
Copyright c 2001 by Shuuhei Takimoto
JAIST Reposi https://dspace.j Title サッカーエージェントの行動決定過程における戦術の 役割 Author(s) 瀧本, 周平 Citation Issue Date 2001-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/739 Rights Description
乱流境界層の中にある鈍い物体周辺の流れに関する研 Title 究 Author(s) 坂本, 弘志, サカモト, ヒロシ Citation Issue Date 1977-03 URL http://hdl.handle.net/10213/1473 Rights Type Thesis or Dissertation Text Version author Additional 北海道大学, 工学博士,
untitled
Verilog HDL Verilog HDL VerilogHDL veriloghdl / CPLD , 1bit 2 MUX 5 D,E) always) module MUX(out, a, b, sel); output out; input a, b, sel; A) IF module MUX(out, a, b, sel); output out; input a, b, sel;
デザインパフォーマンス向上のためのHDLコーディング法
WP231 (1.1) 2006 1 6 HDL FPGA TL TL 100MHz 400MHz HDL FPGA FPGA 2005 2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,
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Course number: CSC.T34 コンピュータ論理設計 Computer Logic Design 5. リコンフィギャラブルシステム Reconfigurable Systems 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
JAIST Reposi Title 既存曲に合わせて口す さまれる即興歌唱を利用した 音楽創作支援手法に関する研究 Author(s) 柳, 卓知 Citation Issue Date Type Thesis or Dissertation Te
JAIST Reposi https://dspace.j Title 既存曲に合わせて口す さまれる即興歌唱を利用した 音楽創作支援手法に関する研究 Author(s) 柳, 卓知 Citation Issue Date 2017-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/14119
paper.dvi
SIFT 23 (410M5B1) SIFT(Scale Invariant Feature Transform) SIFT SIFT SIFT SIMD SIFT SIMD MIMD Gaussian SIMD Abstract Currently, with the development of image-recognition technique, to recognize a large
Copyright 2001 by Junichi Sawase
JAIST Reposi https://dspace.j Title 知識コミュニティを活性化するインフォーマルコミュ ニケーションツールの開発 Author(s) 澤瀬, 順一 Citation Issue Date 2001-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/716
Titleエジプトにおける 私 的 土 地 所 有 権 の 確 立 Author(s) 加 藤, 博 Citation Issue 1983-12-14 Date Type Thesis or Dissertation Text Version publisher URL http://hdl.handle.net/10086/18306 Right Hitotsubashi University
Title 歌 における 雨 の 表 象 について Author(s) 鈴 木, 敦 真 Citation Issue Date 2014-03-25 URL http://hdl.handle.net/10748/7023 DOI Rights Type Thesis or Dissertation Textversion author http://www.tmu.ac.jp/ 首 都 大 学
2005 3
JAIST Reposi https://dspace.j Title オープンソースソフトウェア開発に適したリポジトリ 分散の支援機構に関する研究 Author(s) 中島, 健至 Citation Issue Date 2005-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/1925
Copyright c 2000 by Yoshihide Tomiyama
JAIST Reposi https://dspace.j Title 有限要素法による 3 次元声道伝達特性の推定に関する研 究 Author(s) 冨山, 慶一 Citation Issue Date 2000-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/1365 Rights
1 osana@eee.u-ryukyu.ac.jp : FPGA : HDL, Xilinx Vivado + Digilent Nexys4 (Artix-7 100T) LSI / PC clock accurate / Artix-7 XC7A100T Kintex-7 XC7K325T : CAD Hands-on: HDL (Verilog) CAD (Vivado HLx) : 28y4
Web
JAIST Reposi https://dspace.j Title Web での文章入力時における情報補完 Author(s) 中村, 和正 Citation Issue Date 2007-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/3589 Rights Description
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 6. MIPS の命令と動作 演算 ロード ストア ( 教科書 6.3 節,6.4 節命令一覧は p.113) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ間の演算命令 (C 言語 ) c = a + b; ( 疑似的な MIPS アセンブリ言語
ex04_2012.ppt
2012 年度計算機システム演習第 4 回 2012.05.07 第 2 回課題の補足 } TSUBAMEへのログイン } TSUBAMEは学内からのログインはパスワードで可能 } } } } しかし 演習室ではパスワードでログインできない設定 } 公開鍵認証でログイン 公開鍵, 秘密鍵の生成 } ターミナルを開く } $ ssh-keygen } Enter file in which to save
Title ハイドロボレーションを利用するオレフィンへの官能基導入および関連反応の合成化学的研究 Author(s) 増田, 弦, マスダ, ユズル Citation Issue Date 1979-06 URL http://hdl.handle.net/10213/1517 Rights Type Thesis or Dissertation Text Version author Additional
TRON 050028 2002 2 Copyright C 2002 by KURATA Keiicchi
JAIST Reposi https://dspace.j Title TRONプロジェクトの 標 準 化 における 成 功 失 敗 要 因 Author(s) 倉 田, 啓 一 Citation Issue Date 2002-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/355
MDA
JAIST Reposi https://dspacej Title 組込みシステム向け MDA 開発環境の研究 Author(s) 細合, 晋太郎 Citation Issue Date 2007-03 Type Thesis or Dissertation Text version author URL http://hdlhandlenet/10119/3597 Rights Description
2015 3
JAIST Reposi https://dspace.j Title ターン制ストラテジーゲームにおける候補手の抽象化 によるゲーム木探索の効率化 Author(s) 村山, 公志朗 Citation Issue Date 2015-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/12652
ディジタル回路 第1回 ガイダンス、CMOSの基本回路
POCO の 1 サイクルマイクロアーキテクチャ POCO は 作りながら学ぶコンピュータアーキテクチャ ( 倍風館 ) で使っている教育用の 16 ビット RISC である www.am.ics.keio.ac.jp/parthenon/pocobook/ も参照のこと POCO の構成 1 + + ext func[2:0] 2:0 THB ADD 00 01 10 comsel com S A
ソフトウェア基礎技術研修
命令と命令表現 ( 教科書 3.1 節 ~3.4 節 ) プロセッサの命令と命令セット 命令 : プロセッサへの指示 ( プロセッサが実行可能な処理 ) 加算命令 減算命令 論理演算命令 分岐命令 命令セット : プロセッサが実行可能な命令の集合 ( プログラマから見えるプロセッサの論理仕様 ) プロセッサ A 加算命令分岐命令 プロセッサ B 加算命令減算命令 命令セットに含まれない命令は直接実行できない!
imai@eng.kagawa-u.ac.jp No1 No2 OS Wintel Intel x86 CPU No3 No4 8bit=2 8 =256(Byte) 16bit=2 16 =65,536(Byte)=64KB= 6 5 32bit=2 32 =4,294,967,296(Byte)=4GB= 43 64bit=2 64 =18,446,744,073,709,551,615(Byte)=16EB
Titleケインズと 世 界 経 済 ( Dissertation_ 全 文 ) Author(s) 岩 本, 武 和 Citation Kyoto University ( 京 都 大 学 ) Issue Date 1999-03-23 URL http://dx.doi.org/10.11501/3149635 Right Type Thesis or Dissertation Textversion
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(4) 工学部講義 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻 東京大学工学部電子情報工学科 / 電気工学科 はじめに CPU の設計 (3) はじめに 本講義の目的 の基本を学ぶ : 機能 VLSI 対象者 : 工学部 4 年生以上 担当者 坂井修一 プロセッサ VLSI 池田誠 アルゴリズム VLSI 時間 場所 水曜日 8:30-10:15 工学部 2 号館 243 前提となる知識
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2010 年 後 学 期 レポート 問 題 計 算 機 アーキテクチャ 第 二 (O) 4. シングルサイクルプロセッサの 実 装 とパイプライン 処 理 大 学 院 情 報 理 工 学 研 究 科 計 算 工 学 専 攻 吉 瀬 謙 二 kise _at_ cs.titech.ac.jp S321 講 義 室 月 曜 日 5,6 時 限 13:20-14:50 1 1. 1から100までの 加 算
母 - 娘 に 見 る 若 年 女 性 の 性 役 割 観 ライフコース 観 の Title 形 成 過 程 Author(s) 細 川, 千 紘 Citation Issue Date 2014-03-25 URL http://hdl.handle.net/10748/7018 DOI Rights Type Thesis or Dissertation Textversion author http://www.tmu.ac.jp/
2005 1
25 SPARCstation 2 CPU central processor unit 25 2 25 3 25 4 DRAM 25 5 25 6 : DRAM 25 7 2 25 8 2 25 9 2 bit: binary digit V 2V 25 2 2 2 2 4 5 2 6 3 7 25 A B C A B C A B C A B C A C A B 3 25 2 25 3 Co Cin
6. パイプライン制御
6. パイプライン制御 パイプライン (Pipelining) 命令のスループットをあげて性能を向上する Program eection order Time (in instrctions) lw $, ($) fetch 2 4 6 8 2 4 6 8 Data access lw $2, 2($) 8 ns fetch Data access lw $3, 3($) Program eection
Java
JAIST Reposi https://dspace.j Title 軽いハードウェアによる Java 高速化手法に関する研究 Author(s) 吉兼, 寛 Citation Issue Date 2004-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/1775 Rights
公 開 空 地 を 創 出 する 容 積 率 緩 和 制 度 の 再 考 : 国 際 都 Title 市 を 見 据 えた 諸 要 素 に 着 目 して Author(s) 鈴 木, 隆 一 Citation Issue Date 2014-03-25 URL http://hdl.handle.net/10748/6823 DOI Rights Type Thesis or Dissertation
ディジタル回路 第1回 ガイダンス、CMOSの基本回路
1 前回教育用の RISC POCO を導入しました 今日はその Verilog 記述を紹介します まず この復習をやっておきましょう 2 最も重要な点は メモリの読み書きで レジスタ間接指定の理解です これはポインタと一緒なので 間違えないように修得してください 3 RISC なので 基本の演算はレジスタ同士でしかできません MV はレジスタ間のデータ移動なので気をつけてください 4 イミーディエイト命令は
ソフトウェア基礎技術研修
マルチサイクルを用いた実現方式 ( 教科書 5. 節 ) マルチサイクル方式 () 2 つのデータパス実現方式 単一クロックサイクル : 命令を クロックサイクルで処理 マルチクロックサイクル : 命令を複数クロックサイクルで処理 単一クロックサイクル方式は処理効率が悪い. CLK 処理時間 命令命令命令命令命令 時間のかかる命令にクロック サイクル時間をあわさなければならない. 余り時間の発生 クロック
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2018 年度 ( 平成 30 年度 ) 版 Ver. 2018-10-14a Course number: CSC.T363 コンピュータアーキテクチャ演習 (3) Computer Architecture Exercise(3) 情報工学系吉瀬謙二 Kenji Kise, Department co Computer Science kise_at_c.titech.ac.jp CSC.T363
DRAM SRAM SDRAM (Synchronous DRAM) DDR SDRAM (Double Data Rate SDRAM) DRAM 4 C Wikipedia 1.8 SRAM DRAM DRAM SRAM DRAM SRAM (256M 1G bit) (32 64M bit)
2016.4.1 II ( ) 1 1.1 DRAM RAM DRAM DRAM SRAM RAM SRAM SRAM SRAM SRAM DRAM SRAM SRAM DRAM SRAM 1.2 (DRAM, Dynamic RAM) (SRAM, Static RAM) (RAM Random Access Memory ) DRAM 1 1 1 1 SRAM 4 1 2 DRAM 4 DRAM
VLD Kazutoshi Kobayashi
VLD Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2005 8 26-29 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
DELPHINUS EQUULEUS 2019 NASA SLS FPGA ( ) DELPHINUS 2
30 1631158 1 29 () 1 DELPHINUS EQUULEUS 2019 NASA SLS FPGA ( 0.010.1 ) DELPHINUS 2 1 4 1.1............................................ 4 1.2 (Lunar Impact Flush)............................. 4 1.3..............................................
2012 3 Copyright c 2012 by Kikugawa Mariko
JAIST Reposi https://dspace.j Title 癖 の 矯 正 を 目 的 とした 通 知 手 法 の 提 案 Author(s) 菊 川, 真 理 子 Citation Issue Date 2012-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/10488
Title 水稲の冷害に関する作物学的研究 ( Dissertation_ 全文 ) Author(s) 天野, 高久 Citation Kyoto University ( 京都大学 ) Issue Date 1983-07-23 URL http://dx.doi.org/10.14989/doctor.r Right Type Thesis or Dissertation Textversion
MIPSのマルチサイクル マイクロアーキテクチャ
MIPSのマルチサイクル マイクロアーキテクチャ 慶應義塾大学 天野 1 命令フォーマット 3種類の基本フォーマットを持つ 31 R-type opcode 31 I-type 21 20 rs 26 25 opcode 31 J-type 26 25 16 15 rt 21 20 rs 11 10 rd 5 16 15 rt 0 0 immediate 26 25 opcode 6 shift function
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swk(at)ic.is.tohoku.ac.jp 2 Outline 3 ? 4 S/N CCD 5 Q Q V 6 CMOS 1 7 1 2 N 1 2 N 8 CCD: CMOS: 9 : / 10 A-D A D C A D C A D C A D C A D C A D C ADC 11 A-D ADC ADC ADC ADC ADC ADC ADC ADC ADC A-D 12 ADC
23 Fig. 2: hwmodulev2 3. Reconfigurable HPC 3.1 hw/sw hw/sw hw/sw FPGA PC FPGA PC FPGA HPC FPGA FPGA hw/sw hw/sw hw- Module FPGA hwmodule hw/sw FPGA h
23 FPGA CUDA Performance Comparison of FPGA Array with CUDA on Poisson Equation (lijiang@sekine-lab.ei.tuat.ac.jp), (kazuki@sekine-lab.ei.tuat.ac.jp), (takahashi@sekine-lab.ei.tuat.ac.jp), (tamukoh@cc.tuat.ac.jp),
AI
JAIST Reposi https://dspace.j Title プレイヤの意図や価値観を学習し行動選択するチーム プレイ AI の構成 Author(s) 吉谷, 慧 Citation Issue Date 2013-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/11300
rzat10pdf.ps
IBM i 7.2 IBM Navigator for i IBM IBM i 7.2 IBM Navigator for i IBM 9 IBM i 7.2 ( 5770-SS1) RISC CISC IBM IBM i Version 7.2 Connecting to your system Connecting to IBM Navigator for i Copyright IBM Corporation
システムオンチップ技術
(SoC) 2004/6/11 Yukihiro Nakamura e-mail: nakamura@kuee.kyoto-u.ac.jp u.ac.jp (VLSI) () VLSI DIPS IBM370 CPU MH MB GB DIPS-11201975 VAIO LSI Sony VAIO CPU MH MB GB Pentium () () V,S.,B Sun Micro
2.5. Verilog 19 Z= X + Y - Z A+B LD ADD SUB ST (X<<1)+(Y<<1) X 1 2 LD SL ST 2 10
2.5. Verilog 19 Z= X + Y - Z A+B LD 0 0001 0000 ADD 1 0110 0001 SUB 2 0111 0010 ST 2 1000 0010 (X
Copyright Oracle Parkway, Redwood City, CA U.S. GOVERNMENT END USERS: Oracle programs, including any operating system, integrated softw
Oracle Solaris Studio 12.3 Part No: E26466 2011 12 Copyright 2011 500 Oracle Parkway, Redwood City, CA 94065 U.S. GOVERNMENT END USERS: Oracle programs, including any operating system, integrated software,
JAIST Reposi Title RTL とゲートレベルを混在させた最適な論理回路設計に 関する研究 Author(s) 張, 之飛 Citation Issue Date Type Thesis or Dissertation Text ver
JAIST Reposi https://dspace.j Title RTL とゲートレベルを混在させた最適な論理回路設計に 関する研究 Author(s) 張, 之飛 Citation Issue Date 2014-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/12013 Rights
if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =
VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we
組込みシステムシンポジウム2011 Embedded Systems Symposium 2011 ESS /10/20 FPGA Android Android Java FPGA Java FPGA Dalvik VM Intel Atom FPGA PCI Express DM
Android Android Java Java Dalvik VM Intel Atom PCI Express DMA 1.25 Gbps Atom Android Java Acceleration with an Accelerator in an Android Mobile Terminal Keisuke Koike, Atsushi Ohta, Kohta Ohshima, Kaori
main.dvi
ASIC, LIBRARY&TOOLS ASIC PCI 1998/12/18 (Revision 1.6) Revision 1.6 PCI Revision 1.2 Revision 1.3 1. BusError. 2. AD, nc BE, PAR, ADenb, C BEenb, PARenb.,,,. Revision 1.3 Revision 1.4 1. PCI RST# input
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計算機構成論 (Chap. 2) @C http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch22/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見 ご要望
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8 7 1 1 1 2018 12 21 2018 (2) : 50, 67, 60 ( ),, (8 7 1 1),, WWW ( ) (ID ) : WWW :, 1 11 ( ) MIPS x86 Mem[a,b], a b MIPS lw Rt,Imm(Rs) Rt = Mem[ Rs + sx(imm),4] sw Rt,Imm(Rs) Mem[ Rs + sx(imm),4] = Rt
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LSI Web Copyright 2005 e-trees.japan, Inc. all rights reserved. 2000 Web Web 300 Copyright 2005 e-trees.japan, Inc. all rights reserved. 2 LSI LSI ASIC Application Specific IC LSI 1 FPGA Field Programmable
1.
Title 名 詞 型 助 数 詞 の 用 法 : 準 助 数 詞 セット と 組 を 中 心 に Author(s) 東 条, 佳 奈 Citation 阪 大 日 本 語 研 究. 27 P.109-P.136 Issue 2015-03 Date Text Version publisher URL http://hdl.handle.net/11094/51518 DOI Rights Osaka
2006 3
JAIST Reposi https://dspace.j Title 質問の曖昧性を考慮した質問応答システムに関する研 究 Author(s) 松本, 匡史 Citation Issue Date 2006-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/1986 Rights Description
Verilog HDL による回路設計記述
Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995
untitled
PC murakami@cc.kyushu-u.ac.jp muscle server blade server PC PC + EHPC/Eric (Embedded HPC with Eric) 1216 Compact PCI Compact PCIPC Compact PCISH-4 Compact PCISH-4 Eric Eric EHPC/Eric EHPC/Eric Gigabit
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!!!!!!! ! 2.10.6.! RTL : 1! 1 2! 3.2.5.! : ! 1.7. FPGA 1 FPGA FPGA 1.5.2! 3.1.2.! 3! 3.3.1. DFT! LSI :! 2 : ! ON FPGA!!! FPGA! FPGA! !!!!! ! Verilog HDL 6 9 4! Xilinx ISE!!! RTL! CPU !! 20!! C! VHDL! Xilinx
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 7. MIPS の命令と動作 分岐 ジャンプ 関数呼出し ( 教科書 7 章命令一覧は p.113) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 分岐 ジャンプ命令 条件文や繰り返し文などを実現するには, 命令の実行順の制御が必要 (C 言語
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計算機構成論 (Chap. ) @C01 http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch2012/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見
表 情 を 表 す 線 画 から 認 知 される 感 情 に 及 ぼす 色 の 効 果 Title について Author(s) 加 藤, 真 梨 子 Citation Issue Date 2014-03-31 URL http://hdl.handle.net/10748/7537 DOI Rights Type Thesis or Dissertation Textversion author
1 Code Generation Part I Chapter 8 (1 st ed. Ch.9) COP5621 Compiler Construction Copyright Robert van Engelen, Florida State University,
1 Code Generation Part I Chapter 8 (1 st ed. Ch.9) COP5621 Compiler Construction Copyright Robert van Engelen, Florida State University, 2007-2013 2 Position of a Code Generator in the Compiler Model Source
論理設計の基礎
. ( ) IC (Programmable Logic Device, PLD) VHDL 2. IC PLD 2.. PLD PLD PLD SIC PLD PLD CPLD(Complex PLD) FPG(Field Programmable Gate rray) 2.2. PLD PLD PLD I/O I/O : PLD D PLD Cp D / Q 3. VHDL 3.. HDL (Hardware
ACE Associated Computer Experts bv
CoSy Application CoSy Marcel Beemster/Yoichi Sugiyama ACE Associated Compiler Experts & Japan Novel Corporation contact: yo_sugi@jnovel.co.jp Parallel Architecture 2 VLIW SIMD MIMD 3 MIMD HW DSP VLIW/ILP
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計算機システムの基礎 ( 第 10 回配布 ) 第 7 章 2 節コンピュータの性能の推移 (1) コンピュータの歴史 (2) コンピュータの性能 (3) 集積回路の進歩 (4) アーキテクチャ 第 4 章プロセッサ (1) プロセッサの基本機能 (2) プロセッサの構成回路 (3) コンピュータアーキテクチャ 第 5 章メモリアーキテクチャ 1. コンピュータの世代 計算する機械 解析機関 by
1,a) 1,b) TUBSTAP TUBSTAP Offering New Benchmark Maps for Turn Based Strategy Game Tomihiro Kimura 1,a) Kokolo Ikeda 1,b) Abstract: Tsume-shogi and Ts
JAIST Reposi https://dspace.j Title ターン制戦略ゲームにおけるベンチマークマップの提 案 Author(s) 木村, 富宏 ; 池田, 心 Citation ゲームプログラミングワークショップ 2016 論文集, 2016: 36-43 Issue Date 2016-10-28 Type Conference Paper Text version author
5 1 2 3 4 5 6 7 8 9 10 1 Quick Boot 1st Boot Device 2nd Boot Device 3rd Boot Device Network Boot Initial Display Mode S.M.A.R.T. for Hard Disks BootUp Num-Lock Password Check CPU Serial Number System BIOS
CM1-GTX
CM1-GTX000-2002 R R i R ii 1-1 1-2 1-3 Process Variables Process Variables Pressure Output Analog Output Sensor Temp. Lower Range Value (0%) Upper Range Value (100%) Pressure Pressure Chart Pressure
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プロセッサと 年次前次前期 ( 第 回 ) 進数の加減算 (overflow( overflow) 演習 次の ビット演算の結果は overflow か? () + + () + + 答 答 中島克人 情報メディア学科 nakajima@im.dendai.ac.jp () - = + + 答 進数の加減算 (overflow( overflow) 演習 次の ビット演算の結果は overflow
はじめに
SFC ディスカッションペーパー SFC-DP 2009-005 ARM 社の競争力分析 佐藤淳史 慶應義塾大学大学院政策 メディア研究科修士課程修了 sato726@gmail.com 2009 年 7 月 1 1 2005 2 2 32 RISC 3 SuperHSH ARM ARM 2 ARM RISC 75% 4 5 ARM ARM SH IP 6 IP 7 3 SH ARM SH ARM