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ためひとさかいざわ
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1 3.3 Verilog-A による動作モデリング Verilog-A による動作記述例

2 アナログ動作記述典型的記述例からアナログ言語記述の考え方を学ぼうここでは自分でバリバリ記述できるほど詳しい文法を学ぶ必要はない与えられた記述が大まかに追えてパラメータが何を表しているか分かれば十分 ( 参考 URI) 2

3 準理想的 OPA, OTA の仕様 OPAの特性理想 OPA 動作モデル ( 準理想 ) 直流差動利得 A d (db) 有限値 ( 大きいほうが理想 ) 入力インピーダンス Z i () () 出力インピーダンス Z o 0 () 必要なら設定最大出力電圧振幅 V sat (V) 必要なら設定遮断周波数 (Pole) p (Hz) 必要なら設定 OTAの特性理想 OTA 動作モデル ( 準理想 ) 直流差動トランスコンダクタンス G m 有限値有限値 ( 現実的な値を設定 ) 入力インピーダンス Z i () () 出力インピーダンス Z o () 必要なら設定最大出力電圧振幅 V sat (V) 必要なら設定遮断周波数 (Pole) p (Hz) 必要なら設定 GBP(OPA) = p * Ad( 倍 ) で与えられる GBP をパラメータとして記述してもよい 3

4 A d 以外理想の OPA の特性 OPA の動作記述 ( 利得 ) 設定例 inp inn 直流差動利得 A d 80 (db) 入力インピーダンス Z i () gain - + outp 出力インピーダンス Z o 0 () 最大出力電圧振幅 V sat (V) 遮断周波数 (Pole) p (Hz) 詳細はVerilog-A Language Manualを参照 + - outn module opa_i(inp, inn, outp, outn); inout inp, inn, outp, outn; electrical inp, inn, outp, outn; // dc gain = 80 (db) parameter real GAIN = 0000; analog begin V(outp) <+ GAIN * V(inp, inn); V(outn) <+ GAIN * V(inn, inp); module 回路モジュールの宣言ポートの宣言 ( 電気特性を記述する場合は双方向 ) ポートのディシプリン宣言 ( 双方向アナログ配線 ) コメントパラメータの宣言 ( 実数の gain を 0000 で初期化 ) アナログ動作記述の開始 <+ はコントリビューション演算子 ( 後述 ) V(inp, inn) は inn に対する inp の電位差を表す回路モジュール記述の終了 4

5 OPA の動作記述 ( 出力インピーダンス ) 出力インピーダンス Zo = 00 () をモデル化 module opa_zo(inp, inn, outp, outn); inout inp, inn, outp, outn; electrical inp, inn, outp, outn; // output I(outp) <+ -ioutp; I(outn) <+ -ioutn; parameter real GAIN = 0000 from (0:inf), // dc gain Rout = 00 from (0:inf); // output R module real vin, voutp, voutn, vout0, ioutp, ioutn; analog begin vin = V(inp, inn); voutp = V(outp); voutn = V(outn); // dc gain vout0 = GAIN * vin; // output current ioutp = (vout0 - voutp)/rout; ioutn = (-vout0 - voutn)/rout; 直流差動利得の計算出力インピーダンスから出力電流を計算 5

6 OPA の動作記述 ( 周波数特性 ) ポールとなる角周波数 p = 2 MHz をモデル化 module opa_wp(inp, inn, outp, outn); inout inp, inn, outp, outn; electrical inp, inn, outp, outn; parameter real GAIN = 0000 from (0:inf), // dc gain Rout = 00 from (0:inf), // output R POLE_FREQ = M from (0:inf); // pole frequency real vin, voutp, voutn, vout0, ioutp, ioutn; analog begin vin = V(inp, inn); voutp = V(outp); voutn = V(outn); H ( s ) vout0 gain vin s `M_TWO_PI POLE_FREQ `M_TWO_PI POLE_FREQ 2 f pole // output current ioutp = (vout0 - voutp)/rout; ioutn = (-vout0 - voutn)/rout; // output I(outp) <+ -ioutp; I(outn) <+ -ioutn; module ( OPA の伝達関数 // dc gain and st pole vout0 = laplace_nd(gain*vin, {},{,/(`M_TWO_PI*POLE_FREQ)}); 伝達関数の記述を追加 6

7 OTA の動作記述 (Gm) OTAの特性トランスコンダクタンス G m 入力インピーダンス Z i 出力インピーダンス Z o 最大出力電圧振幅 V sat 設定例 50 (S) () () (V) 遮断周波数 (Pole) p (Hz) 詳細は Verilog-A Language Manual を参照 module ota_i(inp, inn, outp, outn); inout inp, inn, outp, outn; electrical inp, inn, outp, outn; // transconductance = 50 (S) parameter real Gm = 50u from (0:inf); analog begin I(outp) <+ Gm * V(inp, inn) ; I(outn) <+ Gm * V(inn, inp); module 回路モジュールの宣言ポートの宣言 ( 電気特性を記述する場合は双方向 ) ポートのディシプリン宣言 ( 双方向アナログ信号 ) コメントパラメータの宣言 ( 実数の gm を 0m で初期化 ) アナログ動作記述の開始処理内容 (<+ はコントリビューション演算子 ( 後述 )) 7

8 OTA の動作記述 ( 出力インピーダンス ) p = 800 (MHz), Zo = 5(M) をモデル化 module ota_zo(inp, inn, outp, outn); inout inp, inn, outp, outn; electrical inp, inn, outp, outn; // output voltage voutp = (iout0 + ioutp) / Gout; voutn = (-iout0 + ioutn) / Gout; parameter real Gm = 50u from (0:inf), // transconductance Gout = 0.2u from (0:inf), // output conductance POLE_FREQ = 800M from (0:inf); // pole freq. real vin, voutp, voutn, ioutp, ioutn, iout0; analog begin vin = V(inp, inn); ioutp = I(outp); ioutn = I(outn); // output current V(outp) <+ voutp; V(outn) <+ voutn; module // Gm and pole iout0 = laplace_nd(gm*vin, {}, {, /(`M_TWO_PI*POLE_FREQ)}); 8

9 コンパレータの動作記述イベントドリブンモデルによる記述例 module comp(inp, inn, clk, outp, outn, vdd, vss); inout inp, inn, clk, outp, outn, vdd, vss; electrical inp, inn, clk, outp, outn, vdd, vss; parameter real Voff = 0n from (-inf:inf), // offset Trf = 00p from (0:inf), // rise/fall time TOL = p from (p:inf); // timing tolerance integer bout; real vin, vtg; analog begin vin = V(inp, inn); vtg = (V(vdd) + V(vss)) /2; V(clk) - vtg = 0 を検出 // or cross(v(clk) vtg,, TOL)) begin if (vin >= Voff) bout = ; else bout = -; // output V(outp) <+ V(vdd)*transition(bout, 0, Trf, Trf); V(outn) <+ V(vss)* transition(bout, 0, Trf, Trf); module 比較結果を /- で表現電圧比較遅延時間立上り時間立下り時間初期状態を決めるためにシミュレーション開始時に比較立上りだけ検出 9

10 Verilog-A の文法解説 () Verilog-A ( または Verilog-AMS) の解説書は少ないので簡単に解説しておく入出力ポート宣言 input : 入力ポート output : 出力ポート inout : 双方向ポートディシプリン (discipline) 宣言 electrical : アナログ電流電圧値を持つ配線 SPICEネットリストと接続可能 ( 定義済み ) voltage : アナログ電圧値を持つ配線 ( 定義済み ) 他に多くのディシプリンがあるユーザが独自に作成することもできるパラメータ (parameter) 宣言と初期化モジュール内で有効な定数や式を定義モジュールをインスタンスとして呼び出すときに再設定できる from (0:inf) のように予め有効範囲を指定しておくことも可能 0

11 Verilog-A の文法解説 (2) 変数宣言 real 変数名 ; integer 変数名 ; real 配列名 [low:high]; integer 配列名 [low:high]; : 実数スカラ : 整数スカラ : 実数配列 : 整数配列 analogブロック analog begin ~ : アナログ手続き文 ( 代入文や制御文 ) を書く部分モジュールに回だけアナログブロックを含めることができる ( 参考 ) ディジタルVerilog HDLのalways 文に相当するがノンブロッキング代入 (<=) は使用しない以下は analogブロックの中に記述する信号アクセス関数 : 代入演算子の左辺ではソース右辺ではプローブを表す V(n) : ノードnとGNDの間の電圧を取得する V(n, n2): ノードn, n2 間の電圧を取得する I(n) : ノードnからGNDに流れる電流 ( モジュール内部方向 ) を取得する I(n, n2) : ノードnからn2の間に流れる電流を取得する ( 参考 ) 信号アクセス関数を用いて現在の電圧値電流値を表す実変数に代入してから変数を用いて演算すると可読性が良い

12 Verilog-A の文法解説 (3) 手続き的代入文 = : 変数 (real integer) に対して演算結果を代入する記述の上から下へ順に代入が実行されるコントリビューション ( アナログブランチ代入文 ) V(n, n2) <+ 式 ; : 式で計算した結果をノードn, n2 間の電圧ソースに与える I(n, n2) <+ 式 ; : 式で計算した結果をノードn, n2 間の電流ソースに与える ( 注意 ) 同一ノード間に複数のコントリビューションが記述された場合複数式の加算が実行される電圧の加算と電流の加算は回路的には意味が異なるので注意が必要 ( 下記の図参照 ) ポテンシャル代入 ( 直列接続 ) フロー代入 ( 並列接続 ) V(n, n2) <+ 式 ; V(n, n2) <+ 式 2; I(n, n2) <+ 式 ; I(n, n2) <+ 式 2; n 式式 2 n2 n 式式 2 n2 2

13 Verilog-A の文法解説 (4) 条件演算子変数 <+ 条件式? 式 : 式 2; 変数 = 条件式? 式 : 式 2; 条件式 =True のとき式の値を代入 False のとき式 2 の値を代入制御構文 case 文 case ( 分岐式 ) 評価値 : 実行文 ; 評価値 2: 実行文 2; default: デフォルト文 ; case if 文 if ( 条件式 2) 実行文 ; else if ( 条件式 2) 実行文 2; else 実行文 3; for 文 for ( 初期値 ; 条件 ; 代入 ) begin 実行文 ; 実行文 2; 実行文が 2 つある場合は begin ~ で囲む 2 repeat 文, while 文もある 3

14 Verilog-A の文法解説 (5) アナログ演算子と関数 ( 連続ベースモデル ) ddt( 式, 誤差 ) : 時間微分 idt( 式, 誤差 ) : 時間積分時間積分や時間微分のように条件文の中には記述できない演算があるので注意 absdelay( 式, 遅延時間 ) : 遅延時間経過後に処理 slew( 式, 立上がりSR, 立下りSR) : 式の時間変化速度を制限 transition( 式, 遅延, 立上り時間, 立下り時間, 誤差 ) : 離散値の変化に遷移時間帯を設けて直線でつなぐラプラス変換演算子 laplace_nd( 式, 分子, 分母, 誤差 ) : 伝達関数を通す ( 分子分母形式 ) laplace_zp ( 式, ゼロ, 極, 誤差 ) : 伝達関数を通す ( ゼロポール形式 ) z 変換演算子 zi_nd( 式, 分子, 分母, Ts, 立上 / 下時間, td): 伝達関数を通す (z - の分子分母形式 ) zi_zp ( 式, ゼロ, 極, Ts, 立上 / 下時間, td ): 伝達関数を通す (z - のゼロポール形式 ) その他 : abs, exp, ln, max, min, sqrt など殆どの算術関数が使える 4

15 5 Verilog-A の文法解説 (6) ) ( z z z z K ) ( s s s s K 分子分母形式ゼロポール形式 laplace_zp(v(node), {-, 0}, {-, -, -, }); laplace_nd(v(node), {0, }, {-, 0, }); ) )( ( 0 ) ( j s j s j s s K ラプラス変換 /z 変換演算子の形式 zi_nd(v(node), {0, }, {-, 0, }, Ts); zi_zp(v(node), {-, 0}, {-, -, -, }, Ts); ) )( ( 0 ) ( j z j z j z z K ( 立上り / 立下り時間遅延時間は省略可能 )

16 Verilog-A の文法解説 (7) アナログ演算子と関数 2( イベントドリブンモデル式, ( 立上り )/-( 立下り )/ 無指定 ( 両方向 ), 時間誤差, 式の誤差 )) : 電圧電流 : () 内のシミュレーションの初期状態において処理を実行 last_crossing( 式, 方向 ) : 直前の電圧電流時間を含む式がゼロを横切る時刻を求める関数 crossでは時間誤差の時間精度で処理が実行されるが last_crossingでは時間ステップの間を直線補間により開始時刻, 周期 )) : 指定された時刻から周期的に処理 ; を実行連続ベースモデルで制御文 (case, if) を使用すればイベント動作と同様の機能を記述できるがクロックに合わせて動作する回路はイベントドリブンモデルを使うと記述しやすい 6

17 ( 参考 )Verilog-A と Verilog-AMS Verilog-A 記述 module analog_sw (vin, control, vout); inout vin, vout; input control; voltage control; electrical vin, vout; [ 略 ] real roff, rratio, rout; integer rstate; analog begin rstate = (V(control) >= 0, slack, vtol)); rout = roff*pow(rratio,transition(rstate, )); I(vin,vout) <+ V(vin,vout)/rout; module Verilog-AMS では cross を使用せず always 文でイベントが記述できる (Verilog-AMS 環境の場合はこちらを推奨 ) Verilog-AMS 記述 module analog_sw (vin, control, vout); inout vin, vout; input control; logic control; electrical vin, vout; [ 略 ] real roff, rratio, rout; reg rstate; begin if (control==='b) rstate<='b; if (control==='b0) rstate<='b0; analog begin rout = roff*pow(rratio,transition(rstate, )); I(vin,vout) <+ V(vin,vout)/rout; module 謝辞 : ルネサスエレクトロニクス ( 株 ) 大沢秀行様からの情報提供です 7

18 アナログ動作モデルの使用上の注意点考慮していない特性に関するシミュレーションはできない前記 OPA モデルで考慮していない特性の例第 2 番目以降のポールとゼロスルーレート (SR) 入力インピーダンス同相入力電圧レンジオフセット非線形歪み CMRR 温度特性最終的にトランジスタレベルの回路を使って回路シミュレーションするならあまり詳細なモデル化は必要ない動作モデルに取り込む特性は必要に応じて取捨選択する ( 次ページ ) 必要以上に詳細な動作モデルを使用することはどのパラメータが回路全体の性能に影響するのか分からなくなるので逆効果 8

19 アナログ動作モデルによる誤差の検証設計時の前提増幅回路の利得 =, 周波数特性なしとして設計を行う設計時の前提の破綻による誤差の発生特に高周波領域では増幅回路の利得が下がり位相も変化するので設計と実際の特性が一致しなくなる動作モデルシミュレーションによる誤差の確認有限の利得の影響高周波での回路特性の影響出力信号の飽和 ( 電源電圧より大きな出力が出ない ) の影響オフセットの影響受動素子のばらつきの影響などを確認する 9

20 3.3 節のまとめ Verilog-A の記述方式には連続ベースモデルとイベントベースモデルがある連続時間アナログ回路の特性電圧 - 電流特性周波数特性電力特性などを記述するときは連続ベースモデルが便利閾値によるスイッチング特性や離散時間アナログ回路の動作を記述するときはイベントベースモデルが便利アナログ動作モデルには必要な特性だけをパラメータとして与える不必要に詳細なモデルを使用すると影響の大きいパラメータがどれか分かりにくい不必要に詳細なモデルを使用すると動作しない場合の原因究明も困難モデル化していない特性はシミュレーション結果に表れないので注意が必要 ( 無限に高周波まで増幅できる増幅回路も記述できてしまうよくある落ちです ) 20

VelilogHDL 回路を「言語」で記述する

VelilogHDL 回路を「言語」で記述する 2. ソースを書く数値表現数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します各基数で許される値を書くこ Verilog ビット幅基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4