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H29 年度群馬大学電気電子工学特別講義 Ⅱ 集積電子回路工学 第 339 回アナログ集積回路研究会講演 2017 年版 第 4 回 半導体技術の概要と動向 2017.10.24 群馬大学非常勤講師東京電機大学非常勤講師中谷隆之 1) 概要 2) 高集積化技術動向 MPU DRAM NAND の高集積化推移 3) 微細化技術動向 ITRS ロードマップ ITRS における寸法定義 スケーリング則微細化に伴う高性能化技術 3D FinFET 技術 4)NAND のチップ内 3D 技術 5) パッケージ内 3 次元実装技術 パッケージ内 3 次元実装技術概要 チップ積層ワイヤボンディング実装 PoP 実装,TSV など 1

概要 MOS トランジスタ (FET) の構造 MOSトランシ スタの基本構造はバイポーラトランジスタに比べてシンプル P 型 MOSとN 型 MOSがある N 型 MOSトランジスタの場合 P 型基板に N 型のソース領域 ( ウェル ) とドレイン領域 ( ウェル ) および薄い酸化膜上にゲート電極を形成 ゲート印加電圧ないときは ソースとドレイン間に空乏層が形成されソースとドレイン間は導通せず ゲートにプラス電圧印加すると ゲート電極下に反転層(N 層 ) が現れ ソースとドレイン間にチャネル形成され導通 絶縁酸化膜 (SiO 2 ) N 型 MOS トランジスタ ゲート ( ポリシリコン ) P 型 MOS トランジスタ ゲート酸化膜 ソース ドレイン チャネル N 型 ゲート長 N 型 シリコン基板 P 型 ドレイン チャネルソース ドレイン間電流は ゲート直下の表層 ( 反転層 ) 1-2nm 程度の所を流れる ゲート ソース 不純物の例 N: リン (P) P: ボロン (B) など 2

概要 CMOS 回路 CMOS とは P 型 MOS トランジスタと N 型 MOS トランジスタから構成 入力 Lo( ゼロレベル ) だと P 型 MOS が On N 型 MOS が Off すなわち出力が H(VDD 電源レベル ) 電源 MOS: Metal Oxide Semiconductor CMOS: Complementary ( 相補型 )MOS CMOS インバータ 入力が H (VDD) だと P 型 MOS が Off N 型 MOS が On すなわち出力が L( ゼロ ) H L CL L H CL 入力と出力の論理が反転 ( インバータ ) するデジタル回路 GND これで半導体のすべてがわかる : 秀和システム半導体のすべて : 日本実業出版社 3

概要 DRAM Dynamic Random Access Memory DRAM のメモリセルは MOS トランジスタ 1 個とキャパシタ 1 個から構成される揮発性メモリ キャパシタに電荷が蓄積された状態を 1 ない状態を 0 として記憶 MOS トランジスタはキャパシタ電荷の記憶や読み出しのスイッチとして働く 例えば 4G ビットの DRAM では 40 億個のメモリセルが 1 チップ上に作られている メモリアレイ メモリセル MOS トランジスタ キャパシタ 25fF キャパシタ MOS トランジスタ よくわかる最新半導体の基本と仕組み に追記西久保靖彦著 : 秀和システム 4

概要 フラッシュメモリ フラッシュメモリは 酸化絶縁膜 (SiO 2 ) に囲まれた浮遊 ( フローティング ) ゲート電極内 電子蓄積でデータを蓄え 電源を切ってもデータは消えない不揮発メモリ ゲート電極に高電圧をかけ浮遊ゲートへの電子の トンネル効果 を用いて書込む 浮遊ゲート内に蓄積される電子数は約 3,000 個 (20nm 世代 ) 微細化すると電子数は減少 制御ゲート 浮遊ゲートここに電子を閉じ込める ゲートとドレイン電極に高電圧を印加すると ソース内の電子がドレイン電圧で加速されホットエレクトロンとなる この内の一部電子が薄い絶縁膜をすり抜け ( トンネル効果 ) 浮遊ゲートに飛び移る 消去時はソースに高電圧印加すると浮遊ゲートから基板側に電子が飛び移る 書込み 消去 半導体のすべて日本実業出版社 5

高集積化 半導体 (LSI) の高集積化推移 1 チップあたりのトランジスタ数 ( 個 ) ムーアの法則 :1965 年に集積度は 18~24 ヶ月 (1 世代 ) で 2 倍増加すると提唱 1965 年以降 現在にいたるまで半導体はムーアの法則により高集積化している 現在 1 チップ LSI 中に数十億個のトランジスタが集積されている 10 億 100 万 1000 DRAM メモリ Gordon E. Moore :Intel の共同創始者 Intel マイクロプロセッサ 日経エレクトロニクス 6

高集積化 マイクロプロセッサに集積されるトランジスタ数 1971 年世界初のマイクロプロセッサは 約 2,300 個のトランジスタが集積されていた 2017 年発売のiPhone8 用 A11プロセッサでは約 43 億個のトランジスタを集積 (10nmFinFETプロセス) 2017 年発売のゲーム器 (xboxone x) フ ロセッサでは約 70 億個のトランジスタを集積 (16nmFinFETプロセス) 10 億個 ムーアの法則で集積度向上 2 年で2 倍集積度向上 トランジスタ数 GPU(NVIDIA) では なんと 210 億個のトランシ スタを集積 GPU: ク ラフィックスコンヒ ューティンク ユニット 1000 個 http://japan.intel.com/contents/museum/processor/ 7

高集積化 DRAM の大容量化 DRAM は約 2 年半で世代交代し 容量が 2 倍へ高集積化 2016 年 4Gbit から 8Gbit 世代に移行 DRAM の微細化による大容量化はほぼ限界 16Gbit は難しい 比率 (%) 100 80 512Mbit DRAM 容量推移 60 1Gbit 40 2Gbit 4Gbit 20 8Gbit 0 http://ascii.jp/elem/000/000/906/906770/index-2.html 予測 2013 年 Intel IDF 資料 8

DRAM 各社のプロセスロードマップ DRAM の製造プロセスの微細化は 16nm 世代で限界に直面 結果大容量化も行きづまり DRAM 微細化では Samsung が先行 1X: 約 18nm 1Y: 約 15nm http://eetimes.jp/ee/articles/1709/01/news046.html 9

高集積化 NAND の大容量化 プレーナ型による微細化は 2016 年 128Gbit(MLC)14nm プロセスで行き止まり チップ内 3 次元 3D NAND は 32 層 128Gb(TLC) から始まり 毎年 2 倍容量アップ 2017 年 ISSCC では 64 層 512Gbit 発表 2017 年 6 月からサンプル出荷 2017 年 6 月には QLC(4bit/cell) として 768Gbit/chip 発表 768Gbit/chip を薄くして 16 枚パッケージ内積層し 1.5TByte(12.3Tbit)/ パッケージ ISSCC に見る NAND 大容量化推移 年 容量 多値レヘ ル プロセス 2010 32Gb MLC 32nmプレーナ 2011 64Gb MLC 24nmプレーナ 2012 64Gb MLC 19nmプレーナ 2013 128Gb TLC 20nmプレーナ 2014 128Gb MLC 16nmプレーナ 2015 128Gb TLC 32 層 3D NAND 2016 256Gb TLC 48 層 3D NAND 2017 512Gb TLC 64 層 3D NAND 2017/6 768Gb QLC 64 層 3D NAND 2017/6 256Gb TLC 96 層 3D NAND 768Gb は VLSI シンホ シ ウム 96 層はフ レスリリース ( 東芝 ) 64 層 512Gb3D NAND チップ ( 東芝 ) ISSCC2017 多値化 SLC:1bit/cell MLC:2bit/cell TLC:3bit/cell QLC:4bit/cell 10

微細化 半導体の微細化トレンド 微細化は 2003~2009 年頃までは 約 3 年毎に x0.7 倍で微細化が進んできたすなわち同じチップ面積とすると 約 3 年で集積度が 2 倍向上 32nm 以降 微細化ペースが大幅ダウン 2016 年現在 量産最小加工寸法は 15nm レベル (NAND) 現在の論理 LSI(MPU や SoC など ) 世代表記は ITRS に準じていない 各社の呼称 http://techon.nikkeibp.co.jp/article/mag/20150306/407702/ 11

微細化 ITRS International Technology Roadmap for Semiconductors 微細化ロードマップ : 国際半導体技術ロードマップ (ITRS) ITRS は ムーアの法則を継続し微細化を継続するために何が必要か グローバル規模で議論 され 重要な技術的課題を抽出し それぞれの課題ごとに 15 年先まで見据えた定量的な表を多数 作製し 毎年その表の更新を重ねてきた 2016 年 2 月で ITRS が終焉 原因あれこれ 継続的微細化の行きづまり 15 年先のロードマップ意味なくなった ロードマップ可能なのは連続性のある技術範囲 これまでも非連続な技術は予測と大きくずれた 半導体企業の淘汰 ( ファブライト ファウンドリ化 ) 先端設備可能なのは数社 ITRS2013 Edition 簡素化 ITRS2.0 2015 Edition 1.System Integration 2.Heterogeneous Integration 3.Heterogeneous Components 4.Outside System Connectivity 5.More Moore 6.Beyond CMOS 7.Factory Integration ポスト ITRS 終焉 2016 年 2 月 半導体の微細化だけではなく 幅広い技術進歩へのアプローチを検討し IoT に代表される新しいエレクトロニクス市場にマッチしたロードマップを提供 現在 様々な動きがある 12

ITRS ITRS 最終版 Memory Trends:ITRS2.0 2015 Edition DRAM 現状 HP=20nm プロセス 以後の微細化は難しい プレーナ型 NAND は HP=14nm プロセスまで以後は 3D NAND ITRS2.0 2015 Edition Executive Report 13

ITRS Logic Trends:ITRS2.0 2015 Edition 2016 年現在 Logic の最先端は 14/16nm FinFET プロセス ITRS 定義では HP( ハーフヒ ッチ )=28nm 2017 年 10nmFinFET プロセス ITRS 定義による HP=18nm 半導体メーカの呼称 ITRS 正式定義 ITRS2.0 2015 Edition Executive Report 14

微細化 ITRS ITRS 定義 : Research, Development, Production Production( 生産フェーズ ) は 先行する 1~2 社が 2 万枚 / 月のウェハ生産 ( リスク生産 ) に至る時 回路に関する新技術は 初論文から製品になるのに ~5 年かかる デバイスに関わる新技術は 初論文から製品化に至るのに ~12 年かかる 近年 一社が 2 万枚 / 月に達してから 2 社目が 2 万枚 / 月に達するのに 4 年もかかる例あり (Intel 先行 ) 研究フェーズ開発フェーズ生産フェーズ プロセスデバイス構造 ITRS の PIDS/FEP 章 生産 tool α β フ リフ ロ デバイス技術が論文に初発表される時期 回路技術が論文に初発表 ここから 9~12 ヶ月後でフル生産 8 年 ITRS2013 Executive Summary 15

微細化 ITRS ITRS による DRAM と MPU/ASIC の寸法定義 DRAM および MPU/ASIC での 1/2Pitch(hp: ハーフヒ ッチ ) は 最下層メタル配線 (M1) 配線ピッチの 1/2 で定義 メタル配線 現状先端 :20nm DRAM MPU/ASIC L ゲート長 ITRS2011 Executive Summary Leff 実効ゲート長 FET 性能決める 現状先端 Intel 14nm ITRS 定義では 26nm http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/pdf/1.2.pdf 16

微細化 ITRS トランジスタの寸法定義詳細 半導体プロセスでは 配線層のことをメタルと呼ぶ 配線は 最も下のトランジスタに近い配線が M1(Metal 1) で 現在では M10(Metal 10) 以上 配線は 最下層の M1 が最も配線幅やピッチが狭く 上層になるほど配線幅やピッチは広くなる ITRS では最下層の M1 ピッチの 1/2(HP) で寸法を定義 Source http://pc.watch.impress.co.jp/docs/column/kaigai/20160315_748146.html 17

微細化 ITRS ロジックプロセス各社呼称と ITRS 定義の関係 Intelの10nm 呼称は ITRS 定義の20nm 相当 Intelの10nm 呼称は 他社 (Samsung,TSMC,GF) の7nm 相当 Intelの7nm 呼称は他社の5nm 相当 GLOBALFOUNDIES(GF) Intel Samsung TSMC 各社の CPP(Contacted Poly Pitch) とMMP(Minimum Metal Pitch) Industry Strategy Symposium(ISS) (2017 年 1 月 8~11 日 ) http://eetimes.jp/ee/articles/1701/19/news071.html 18

微細化 ITRS ITRS による NAND の寸法定義 NAND フラッシュでの 1/2Pitch(hp: ハーフヒ ッチ ) は ポリシリコン ( フローティングゲート ) ピッチの 1/2 で定義 メタル配線 poly-si ITRS2011 Executive Summary http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/pdf/1.2.pdf NAND 現状先端 :15nm 19

微細化 ITRS 微細化 : スケーリング 半導体の微細化は 最小加工寸法が 1 世代 ( 約 2 年 ) で x0.7 倍づつ縮小 ( スケーリング ) ITRS 定義による微細化は NAND が最も進んでいる 近年 ロジック (MPU や SOC)LSI で使用される 22nm,16nm,14nm 表記は ITRS 定義ではなく 実効ゲート長 (3D FinFET ではプレーナ相当ゲート長 ) M1 ハーフヒ ッチ.7x/2yrs nm CAGR(2 yrs) = -15.9% ITRS ( 国際半導体技術ロードマップ ) 20

微細化 トランジスタの微細化 : デナードのスケーリング則 R. Dennard のスケーリンク 理論 (1974 年 ) スケーリングファクタを S 各ディメンジョンを 1/S に縮小 動作電圧を 1/S として チャネル電界を一定とする理論 微細化で顕在化しつつある問題 短チャネル効果によるリーク電流増大の顕在化 スケーリングによりゲート遅延は短縮されるが 配線遅延増大が顕在化 短チャネル効果 : ゲート長 (L) が短くなり ドレイン電界の影響が大きくなり 漏れ電流が増大する効果 微細化が進み スケーリングパラメータが 右表から乖離してきた 例えば電源が 1/S で下がらないなど tox スケーリング則は LSI の黄金則である L W Device/Circuit parameter Scaling S 2 トランジスタのスケーリングパラメータ Device dimensions L, W, Tox 1/S Scaling Factor Doping concentration S~S 1.5 Voltage 1/S Field 1 Current 1/S Gate Delay 1/S 動作電圧も 1/S にする Power dissipation/device 1/S 3 ~ 1/S 2 東工大松澤先生講義テキストから 21

微細化 様々な物質のサイズと半導体の微細化 : 10m 1m 100mm 10mm 1mm 100um インフルエンザウィルス直径約 100 nm 10um 1um 100nm 10nm 現状の最先端 LSI の最小加工寸法は 20nm 以下 1nm 1A 現状の半導体加工寸歩 約 30nm 最近の LSI ではトランジスタ 1 個がウィルスより小さい! 22

微細化 MOS FET は微細化に伴い構造は複雑化 130nm 以降の微細化では 様々な性能劣化対策のためMOS FET 構造が複雑化 実効ゲート長( 実効 L 長 ) によりトランジスタ性能 ( 動作速度 ) が決まる このためプロセス技術で実際のゲート長よりも短くする技術 ( エクステンション ホ ケット構造など ) 微細化するとソース ドレイン ゲートが高抵抗化対策のためシリサイドCoSiO 2 技術など Chipworks 社テ ータ 2004.1 ゲート ソース ドレイン 実際の MOS FET 断面 90nm プロセスで実効ゲー長は 47.5nm SiO 2 MPUやSOCメーカは この寸法をプロセス世代と称してきた 半導体とシステム LSI: 菊池正典著日本実業出版社 23

高性能化技術 微細化トランジスタにおける高性能化技術 90nm 以降の微細化では 特性劣化やリーク電流増加問題に対し新たな技術が採用 90nm 以降で歪シリコン技術が 45nm 以降ではHigh-k/ メタルゲート技術が 22nm 以降では3Dトランジスタ構造であるマルチゲート (MuGFET) 技術が量産使用 High-k/ メタルゲート ゲート絶縁膜 Intel 2007 年 Intel 2009 年 チャネルの電界制御 チャネル材料 微細化するとゲート電圧で電流を完全に ON/OFF できなくなる この改善手段 部分空乏 SOI キャリアの移動度を高める材料 構造 歪みシリコン Intel 2003 年 完全空乏 SOI Intel 2011 年 トランジスタの 3 次元構造 FinFET マルチゲートダブルゲート Tri-Gate 高移動度チャネル材料 ITRS2009 Executive Summary に追記 24

高性能化技術 Intel は微細化や高性能化でリードしてきた Intel は微細化 高性能化技術を他社に先駆け導入してきた 歪シリコン High-k MG や 3DTri-Gate(FinFET) 技術は約 3 年半先行 2014 年頃から TSMC や Samsung などが追い上げ 時間差が縮小へ Intel 資料 25

高性能化技術 高性能化技術 : 歪シリコン技術 MOS トランジスタのチャネル部に物理的ひずみを印加してキャリア移動度を高める 局所ひずみ印加方法一軸性ひずみの場合は NMOS と PMOS で印加 すべき歪方向が異なる SiN 膜の成膜条件を工夫し 2 種類の膜を堆積 NMOS が引っ張りひずみ PMOS が圧縮ひずみ を印加すると移動度が高まる PMOS では 55% も移動度が高まる Intel 第 4 世代歪みシリコン技術 (32nm) SiGe エピ層の Ge がチャネルに歪み与える Metal Gate Ge は Si に比べて約 4% 原子サイズが大きい このため Si に物理的歪が加わり, 電子やホールが Si 原子の間を通りやすくなり移動度が高まる SiGe エピ層 歪み ( 応力 ) SiGe エピ層 IEDM2009 PMOS 26

Power consumption (W) 高性能化技術 トランジスタの微細化問題 : リーク電流の増加 微細化でリーク電流による消費電力増大が大きな問題に ( 特にスマホなどの携帯機器 ) 消費電力 P 2 fclvdd I V f: 動作周波数 CL: 容量 d leak dd Vdd: 電源電圧 Ileak: 漏れ電流容量のスイッチング電力微細化により影響が顕著に 1000 100 10 高速 CPU の消費電力 Dynamic current CMOS における Dynamic current 1 0.1 0.01 Leak current が急激に増加 CL 0.001 60 70 80 90 2000 10 東工大松澤先生講義テキストから 27

高性能化技術 微細化における問題点 : リーク電流の増大 微細化によるスタンバイリーク電流の増大 Ioff リーク Ioff リーク ゲートリーク ゲートリーク 半導体とシステム LSI: 菊池正典著日本実業出版社 28

高性能化技術 ゲートリーク電流対策 :HKMG(High-k/Metal Gate) ゲートリークの低減 (High-k 材料 ) MOS トランジスタ断面 ゲート酸化膜が薄くなり (1nm) トンネル電流 ( リーク ) が増大する そこで High-K ゲート絶縁膜使用によりゲート酸化膜の厚みを確保して 大幅なゲートリークを低減 (SiO 2 酸化膜のみより 2 桁以上の低減 ) ゲート電極 SiO2 膜のみ チャネル High-k 膜 代表的なゲート絶縁膜の誘電率 SiO 2 ( 二酸化シリコン ) の比誘電率 =3.9 Si 3 N 4 ( 窒化シリコン )=7 HfSiO( ハフニウムシリケート )=12~20 HfO( ハフニウム酸化物 )=20~24 半導体とシステム LSI: 菊池正典著日本実業出版社 さらに MG(Metal Gate): ゲート材料をポリシリコンからメタル材料にかえてトランジスタ性能を向上 29

高性能化技術 Ioff リーク電流対策 ボディバイアス : サブスレッショルドリークの低減 ウェルにバイアス印加し閾値を上昇 (NMOS では負電圧印加 ) SOI(Silicon on Insulator): SOI 基板では 埋め込み酸化膜 (BOX) 上の 薄い Si 層にチャネルが形成される これがドレインーソース間の電流通路となるが この通路が極めて薄いため ゲート電界で完全 制御され漏れ電流が抑えられる 右図の FD SOI ( 完全空乏型 SOI) SiO 2 90nm 以降でのボディバイアス技術 SOI 技術は IBM AMD や STM などが積極的に利用 Intel は SOI 技術は使用していない 半導体とシステム LSI: 菊池正典著日本実業出版社 30

高性能化 FinFET 3D Tri-Gate/FinFET トランジスタ 従来の 2 次元構造 FET ではゲート電圧で S-D 間の電流を完全に ON/OFF 制御できなくなる このためチャネル周囲をゲートで囲う Trigate/FinFET などの 3 次元構造が必要となる Tri-Gate 現状のプレーナ FET 構造 チャネル FinFET 構造 Drain ゲート Trigate/FinFET 断面 Gate 絶縁膜 3D Tri-Gate/Fin FET トランジスタは チャネルを 3 方向に囲われたゲートで制御する 3 次元構造 動作は完全空乏型 高性能化と低消費電力 ( リーク電流低減 ) を同時に満たす Source SiO2 SiO 2 チャネル 31

高性能化 FinFET Intel 第一世代 22nmFinFET と第 2 世代 14nmFinFET 2011 年後半 ~ 22nm FinFET 34nm Fin 高さ 60nm Fin ピッチ 2013 年後半 ~ Fin の本数で駆動能力調整 14nm FinFET 42nm Fin ピッチ 42nmFin 高さ Gate ピッチ :90nm 配線ピッチ :80nm Gate ピッチ :70nm 配線ピッチ :52nm Si 基板 Si 基板 第 2 世代は狭ピッチ化高 Fin 化 SEM 断面写真 http://electronics360.globalspec.com/article/4469/intel-presents-broadwell-cpu-14nm-finfet-process 32

高性能化 FinFET Intel の FinFET プロセス Drain IntelはIEDM2006で22nmTri-Gate 技術を発表 2011 年に22nmで第 1 世代 2013 年に14nmで第 2 世代 2017 年に10nmで第 3 世代量産開始 Intelの10nmは フィンピッチが34nm フィンの高さが53nm メタルピッチは最小で36nm ゲートピッチは54nm Intel10nmは他社のFinFET 7nmプロセス相当 FinFET 構造 Source Gate SiO2 第 1 世代 (2011 年 ~) 第 2 世代 (2013 年 ~) 第 3 世代 (2017 年 ~) Fin の高さ :34nm Fin ヒ ッチ :60nm Fin 幅 :8nm http://pc.watch.impress.co.jp/docs/column/kaigai/1076333.html#11_s.j Fin の高さ :42nm Fin ヒ ッチ :42m Fin の高さ :53nm Fin ヒ ッチ :34nm 33

高性能化 FinFET Intel22nm/14nm 3D FinFET プロセス特徴 性能 vs リーク電流 Intelは2014 年に第 2 世代 FinFET 量産 22nmから14nmに微細化 FinFETは 高性能に活かす事も低リーク低消費電力に活かす事も可能 性能アクティフ 電力性能 /W Server Server Mobile Mobile 資料 Intel 34

NAND プレーナ型 NAND の微細化限界 プレーナ型 NANDは ほぼ16nm 世代で微細化の限界 以後はチップ内 3D 化が必須とのシナリオ東芝は2014 年 9 月に プレーナNANDは15nmで終了し以後は3D 化へ移行 と発表 2009 年当時 2011~2012 年に微細化限界を迎えるとしたが NANDの微細化のスローダウンで 3D 化は3~4 年程度先延ばし 20nm 18nm 16nm Intel+ Micron 20nm 21nm 18nm 16nm 25nm 20nm 15nm 24nm 19nm 1(Y)nm http://eetimes.jp/ee/articles/1312/06/news054_3.html NAND の微細化は東芝が先行 35

NAND 2013 年に示された NAND フラッシュのシナリオ 2014 年に 10nm 代前半プロセスでプレーナ型 NAND 限界に達する 2015 年に 3D 化に本格移行して 256GbitNAND 量産とのシナリオ 2014 年現在 3D NAND のコスト問題は解決していない ( 同じ容量で微細化プレーナより高コスト ) 2013 年 Samsung 32 層 128Gbit 現状 2016 年から本格量産見込み 東芝 2017 年 NAND の 50% を 3D NAND へ (64 層 256Gbit) 2016 年 6 月発表 日経 WinPC 2013 年 11 月号 36

3D NAND 3D NAND 技術は東芝が 2007 年に発表 :BiCS Bit Cost Scalable 2007 年に東芝が発表した 3 次元 NAND フラッシュメモリ技術 :BiCS BiCS は多層化しても製造コストが上がらない特徴 ( 微細露光回数増えない ) 日経マイクロテ ハ イス 2009.8 37

3D NAND チップ内 3D NAND フラッシュ BiCS の構造 東芝 BiCS 概要 : 電極膜と絶縁膜を交互に積層し この積層構造を貫通する孔をRIE( 反応性イオンエッチング ) を用いて一度にあける 孔の側面にメモリ膜 ( トンネル絶縁膜 チャージトラップ膜 ブロッキング膜 ) を形成し 孔をポリシリコンで埋める 積層電極膜 孔の側面に形成したメモリ膜 孔を埋めたポリシリコンがチャネルとなり セルが多層に一度に形成される トンネル絶縁膜 制御ゲート チャネル フ ロッキンク 絶縁膜 ( ソース ) ( ドレイン ) チャーシ トラッフ 膜 チャージトラップ型 NAND フラッシュ BiCS 構造 38

3D NAND 各社 Vertical Channel 3D NAND 構造 3 次元 NAND は 2007 年に東芝が BiCS として発表 Samsung,Hynix,Micron が BiCS 構造をベースに開発 Samsung は 2009 年に BiCS の問題を改善した TCAT 発表 2013 年 8 月 V-NAND として量産開始 Flash Memory Summit 2012 半導体メモリ編 SK Hynix が展望する半導体メモリの未来 V-NAND として 2013 年商品化 39

3D NAND 64 層 512Gbit(TLC) 東芝 &Samsung 3D NAND ISSCC2017 東芝 3D NAND BiCS 512Gbit 64 層 Samsung3D NAND BiCS 512Gbit 64 層 ISSCC2017 11.1 & 11.4 40

3D NAND 3D NAND 動向 3D NANDは当初予定より遅延 プロセスが予想以上に難しかった ( エッチング工程や膜形成など ) 装置性能向上や 歩留まり向上にAI 技術活用し 2017 年やっと本格量産に至ってきた NAND3 社 (Samsung, 東芝 /WD Micron-Intel) は64 層 256G~512Gbit(TLC) を量産開始 東芝は64 層で768Gbit(QLC) サンプル提供 (2017.6) 東芝は96 層 512Gbit(TLC) を開発 http://pc.watch.impress.co.jp/docs/column/semicon/1076106.html 41

3D XPoint Intel+Micro 128Gbit 3D クロスポイントメモリ X,Y 方向配線のクロス部分にメモリセルを形成 20nm プロセス 128G ビット容量で 640 億個の 2 層構造メモリセル メモリセルは抵抗変化する材料 (ReRAM か相変化メモリと推測 詳細発表なし ) NAND 型フラッシュメモリよりも 1000 倍高速で DRAM よりも 8~10 倍 記憶密度が高い NAND よりも 1000 倍の耐久性 20nm プロセス 128Gbit 3D XPoint メモリ Intel+Micron も 3DXPoint メモリ量産にたいへん苦労している様子 新たな材料が数十以上も必要 http://eetimes.jp/ee/articles/1508/05/news075.html 42

3D 実装 パッケージ内 3D 化 3 次元 (3D) 実装技術のいろいろ 現在の量産レベル 3 次元実装は ワイヤボンディングやパッケージオンパッケージ (PoP) 積層レベル PoP WL : Wafer Level TSV STRJ/ITRS 43

3D 実装 パッケージ内 3 次元実装技術 :PoP(Package on Package) 現在のスマホ用プロセッサと DRAM では ほとんどこの PoP 実装技術が使用されている iphone 6S 回路基板 PoP(Package on Package) A9 アプリケーションプロセッサ +2GB DRAM ワイヤボンディング メモリパッケージ プロセッサパッケージ 一般的な PoP 構造の例 半田ボール 基板 傳田精一氏プレゼン資料から 44

3D 実装 NAND 積層技術ワイヤボンデング : 東芝 2009 年資料 18μm 極薄の NAND を 33 段ワイヤボンディングで積層 東芝はダイシングしてから裏面を削るDBG 技術 (Dicing before grinding) によりウェハを18μmまで極薄化 15μmまでは動作確認済みだが 量産は18μm 限界か TSV 技術はコスト競争激しいNANDでは当面採用無理 TSV 技術は高速 DRAMの積層化など高速化でメリット大きい 携帯機器向け音楽データの記録 携帯機器向け動画データの記録 現状の最大容量 SDXC カード 512GB 128Gbit Chip だと 33 枚 256Gbit Chip で 17 枚のチップが必要 日経マイクロデバイス 2009.3 45

3D TSV パッケージ内 3 次元実装技術 :TSV(Through silicon Via: シリコン貫通ビア ) TSV は Si 基板を薄化して 基板上下を貫通する穴を開け Si 基板を積層して接続する技術 TSV TSV 断面構造 上側のチップ (Top Tire) 厚み 25um 間隔 700nm 下側のチップ (Bottom Tire) M2 M1 TSV liner 絶縁膜 120nm 接着層 Cu-Cu ハ ンフ 熱圧接 ( 加圧 加熱 ) IMD (Inter-Metal Dielectric) 層間絶縁膜 PMD(Pre-Metal Dielectric) 膜 46

3D TSV 3D NAND+TSV16 段積層 1TByte NAND 2017 年 7 月 48 層 3D NAND にTSVを適用し 書き込みバンド幅と低消費電力性能を向上ワイヤボンディングを用いた製品に比べて電力効率を約 2 倍向上 512G bit(tlc) チップを単一パッケージ内に16 段積層し 総容量 1Tバイトの大容量化 BiCS FLASHはパッケージがNAND Dual x8 BGA-152で インタフェース規格がToggle DDR 容量 512GB(8 層 ) の製品と容量 1TB(16 層 ) の製品があり サイズは512GBが14 18 1.35mm 後者が14 18 1.85mm サンプル出荷は2017 年中に開始予定 http://eetimes.jp/ee/articles/1508/06/news087.html http://eetimes.jp/ee/articles/1707/14/news027.html 2017 年 07 月 18 日 47

3D FOWLP パッケージ内 3 次元実装技術 FOWLP (Fan-out Wafer Level Package) TSMC Apple が A10 で採用 (iphone7) 従来のフリップチップ BGA に置き換わる実装方式として FOWLP が注目を集めている 大きな違いはパッケージ基板がないこと 代わりにチップの端子から配線を引き出す再配線層を半導体工程で作り 外部端子につなげる パッケージ基板がないため パッケージが薄い 配線長が短く伝送が速い パッケージ基板の分 コストが安い といった特性を実現できる 再配線層 ( 半導体プロセス ) http://techon.nikkeibp.co.jp/atcl/mag/15/398081/020800027/?rt=nocnt http://electronicdesign.com/boards/package-interconnects-canmake-or-break-performance 48

3D 磁界結合 チップ間 磁界結合 :Thrue Chip Interface (TCI) 慶応大学黒田先生チームが研究してきたチップ間 磁界結合技術が実用化に向かいだした 従来コイル寸法が大きすぎたが チップの薄化技術 (DRAM を 4μm 厚に研磨しても正常動作 ) で 8 枚積層して 60μm サイズのコイルで通信可能になった チップの薄化以外に追加プロセス不要 また TSV のように ESD 対策ダイオードも不要 PEZY( 国内ヘ ンチャ ) は次期スパコン chip に この TCI 技術を採用予定 通信距離と伝送容量 Coil diameter D=3 x Z 通信回路は極めてシンプル Chip1 Chip n http://pc.watch.impress.co.jp/img/pcw/docs/662/558/html/23.png.html 通信距離 送信 受信用コイルの巻き数は 4 turn 49

More Moore と More than Moore: More Moore による微細化がスローダウン 等価スケーリングにて Moore の法則維持今後はチップ内 3 次元化と高移動度チャネル材料が More Moore のキー 近年 More than Moore の多様化に関する論文発表が多い 異種チップの融合など 多様性 Analog/RF Passives HV Power Sensors Actuators Biochips 情報処理関連デジタル中心の SoC 人と装置の相互作用非デジタルによる SiP More than Moore 多様性 多品種対応 異種混載実装技術など 日本の技術が活きる可能性大きい 微細化 ITRS2011 Executive Summary CMOS 後の技術 50