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1 卒業研究報告 題目 LED ディスプレイ用動画表示制御回路の設計と製作 指導教員 矢野政顕教授 報告者学籍番号 : 氏名 : 田中振宇 平成 18 年 2 月 21 日 高知工科大学電子 光システム工学科

2 目次 第 1 章はじめに 1 第 2 章 LED ディスプレイ LED(Light Emitting Diode) LED の発光原理 フルカラー LED について LED ディスプレイの構成 連珠状 LED ディスプレイとは ランプユニットの構成 5 第 3 章動画表示制御システムの実現方法 動画表示するための制御方法 輝度データの転送と LED の点灯 輝度データの転送方法 LED の点灯制御方法 動画表示制御方式 外部メモリについて 11 第 4 章 VHDL による動画表示制御システムの設計 VHDL について 全動画表示制御回路の構成 輝度データの転送制御 入出力信号 設計順序と出力波形 切換信号の発生制御 入出力信号 設計順序と出力波形 クロックの分周選択制御 入出力信号 設計順序と出力波形 LED 点灯時間の信号制御 入出力信号 設計順序と出力波形 21 I

3 4-7 LED の点灯出力制御 入出力信号 設計順序と出力波形 RGB の点灯時間選択制御 入出力信号 設計順序と出力波形 輝度データの選択出力制御 入出力信号 設計順序と出力波形 全制御回路のシミュレーション結果 28 第 5 章動画表示制御回路の製作と評価 動画表示テスト制御回路の製作 外部メモリデータの作成 RGB の点灯時間データの検証 静止画表示制御の評価 動画表示制御の評価 設計上の問題点 40 第 6 章終わりに 41 謝辞 42 参考文献 43 付録 44 VHDL の制御プログラム 44 II

4 第 1 章 はじめに 研究の背景 LED(Light Emitting Diode) は 光を発生するダイオード である ダイオードでは 両電極端子に電圧を印加すると一方向にだけ電流が流れる これを整流作用という LED とは 整流方向に電圧を印加 ( 順電圧という ) した時 電子と正孔が再結合して その一部のエネルギーが光に変換されるダイオードである LED は 戦後に開発され 年々その明るさが向上するとともに 黄緑色 ~( 黄色 橙色 )~ 赤色までの LED が開発されている LED は 強い発光ができるので 非常に優れた次世代の照明器具用部品として注目されている その理由は 従来の照明器具と比べると 消費電力が極端に少なく ( 電球の 1/5 以下 ) 寿命 (10 万時間 ) が圧倒的に長い ( 電球の 10 倍以上 ) ためである さらに 近年では青色の LED が開発されたことにより 光の 3 原色である赤 緑 青が揃ったことになり LED でフルカラーを再現できるようになった これにより LED 信号機やフルカラー LED の表示装置も製作できるようになってきた また LED は応答スピードが速いので 動画対応にも有利であり シャープな画像を得ることができる 現在の LED ディスプレイでは ほとんどの場合 マトリックス状に LED が配置されている これを制御するためには 多数の信号が必要となり 制御手順も複雑である また LED ディスプレイの形や大きさが固定されているため 柔軟性にも欠ける これらの問題を解決するために 連珠状 LED ディスプレイが考えられている これは LED を一列に並べて 一本の連珠状にし 少数の制御信号線で制御するものである 研究の目的 平成 16 年に設計した連珠状 LED ディスプレイは 最大 1 フレーム分の輝度データしか格納できなかったため 限られた動画しか表示できなかった 本研究の目的は 動画を表示するための制御回路を再設計して 平成 16 年度に設計した連珠状 LED ディスプレイの問題点を改善し 通常の動画を表示できるようにすることである また この再設計を通じて VHDL による設計法を習得することも研究の目的とする 1

5 第 2 章 LED ディスプレイ 2 1 LED(Light Emitting Diode) LED の発光原理 発光ダイオード (LED) は pn 接合を持つ半導体の順方向に電圧を印加し 電子や正孔のキャリアを注入して発光現象を得ている 一般的に これを注入形発光と呼んでいる 発光の機構について 図 2.1 に示す [1] 図 2-1 LED の発光原理 図 2-1(a) は電圧印加前の pn 接合の状態を示す また この物質のエネルギーギャップを Eg とし p, n の両側とも同一 Eg と仮定する Pn 接合の順方向に電圧を加えると 図 2-1(b) に示すように 接合部の電位の障壁が低くなる 従って n 側の電子 (electron) は + 側へ向かい 同時に p 側の正孔 (hole) は - 側に向かう このとき 接合近傍の活性領域で電子と正孔が再接合し 電子の有していたエネルギーが光として放出される [1] 2

6 2-1-2 フルカラー LED について 最近の LED は R( 赤 ) G( 緑 ) B( 青 ) 3 色を発光ができるようになってきた それらの 3 色の混合比率により全ての色を表現できる このような R G B の各々の発光チップが一つのパッケージになっているものをフルカラー LED ランプという 図 2-2 は フルカラー LED ランプの構造と各発光色の色度を示したものである 図 2-2 フルカラー LED ランプの構造と各発行色 フルカラー LED によるディスプレイの試みとしては これまで SiC あるいは GaN 青色 LED と 他の材料による赤 緑色 LED とを組み合わせたハイブリッド型のフルカラー LED ランプの報告がある 最近では 高発光効率の SiC の青色 LED と GaP の赤色及び緑色 LED をランプ化し 純白色発光を含む多色発光が可能なフルカラー LED が製作されている 組立にあたっては キャンケースを使用することや樹脂封入に工夫することで 発熱などの対策を施して製品化されている このフルカラー LED をマトリックスに配置したディスプレイは 従来のディスプレイとは異なる自然な色調の表示となり 品位の高い情報の表示が可能である [2] 3

7 2-2 LED ディスプレイの構成 連珠状 LED ディスプレイとは 連珠状 LED ディスプレイは フルカラー LED を一列に並べ 少数の制御信号でランプユニットを制御するものである 本研究での連珠状 LED ディスプレイは 赤 (R) 緑 (G) 青 (B) の 3 色を表現できるフルカラー LED を 256 個使用し 制御信号は FPGA で生成する 輝度データを各色 8 ビット 合計 24 ビットとするため =16,777,216 色を表示できる 連珠状 LED ディスプレイの構成を図 2-3 に示す 256 個のフルカラー LED F P G A LED 出力制御回路 ランプユニット ランプユニット ランプユニット 16 枚のプリント基板 図 2-3 連珠状 LED ディスプレイの構成 各フルカラー LED ランプの駆動を簡単にするために ランプユニットが設置されている 1 つのランプユニットは 4 つのフルカラー LED を駆動する フルカラー LED モジュールは一列に 16 個のフルカラー LED を搭載した 16 枚のプリント基板で構成されているので 使用するフルカラー LED の数は 個の 256 個である 動作について説明する 各フルカラー LED ランプを制御するには LED 出力制御回路から各輝度データを 1 ビットずつ ランプユニットのレジスタに転送し 全ての輝度データの転送が終了すると各 LED を点灯させるための制御信号を送る これにより LED を輝度データにしたがって点灯させることができる 4

8 2-2-1 ランプユニットの構成 連珠状 LED ディスプレイで使用する LED ランプユニットの基本的な動作回路を図 2-4 に示す ランプユニットは 点灯する LED を選択するためのシフトレジスタ 輝度データを保持して点灯を制御するシフトレジスタ 及び選択された LED を輝度データにしたがって点灯させるためのゲートで構成されている 図 2-4 ランプユニットの基本動作回路図 ランプユニットの動作原理について説明する ランプユニットへの入力は LED 出力制御回路から送られてきた輝度データ (PD_IN) をデータ転送クロック (PC_IN) によって 輝度データ保持用レジスタにシフト入力する 次に 切換信号 (QC_IN) に 1 を入力する 続いて LED 点灯時間制御クロック (SC_IN) を入力すると 選択信号が順番にシフトされ 点灯させる LED を選択する その時 各 NAND ゲートは輝度データと LED 選択信号が両方とも 1 であれば LED を点灯する これによりランプユニットを制御できる 5

9 第 3 章動画表示制御システムの実現方法 3-1 動画表示するための制御方法 輝度データの転送と LED の点灯 連珠状 LED ディスプレイで LED を点灯させるためには 各色の輝度データを転送する必要がある 図 2-4 に示したように 各色についての輝度データ 8 ビットを 1 ビット分ずつランプユニットに転送しなければならない 輝度データの 8 ビットを全部表示するためには 図 3-1 に示すように 輝度データの 1 ビット目を転送 LED を点灯 2 ビット目を転送 LED を点灯 あとは同じ順序でこの動作を 8 ビット目まで繰り返せばよい この一連の動作で 1 フレーム分が表示される この方法で ディスプレイに動画を表示させるためには 最低でも 1 秒間に 30 フレームの転送が必要である さらに ちらつきを抑えるためには 1 秒間に約 60 フレームの転送するのが望ましいとされている 図 3-1 輝度データの転送と LED の点灯 輝度データの転送方法 輝度データの転送について説明する まずランプユニットの輝度データ保持用のレジスタに輝度データとデータ転送クロックを入力し データ転送クロックの立ち上がりで 輝度データをシフト入力する このとき メモリアドレスから各色の輝度データ 8 ビット中の N ビット目を選択し 青 (B) 赤 (R) 緑 (G) の順番 6

10 に並び替えて 1 ビットずつ転送していく したがって 最初の LED にセットしたデータは 順番にシフトされて 制御回路から一番最後の LED に転送される 輝度データの転送を図 3-2 に示す 図 3-2 輝度データの転送 LED の点灯制御方法 LED の点灯は 図 2-4 に示したように LED を 1 個ずつ点灯させるので 各 LED の点灯時間を制御すればよい 合成色は各色の点灯時間によって決まってくる RGB 比正しい色を表現するために 各色の点灯時間比によって LED の明るさのバランスをとる必要がある メモリアドレス内のデータをすべて 1 に設定して LED を点灯させた場合 ほぼ白色に見えることが確認できたので 各色の点灯時間のデータを R:G:B = 2:3:1 の比率に固定している サブフレーム制御方式本研究の連珠状 LED ディスプレイでは 1 フレームを 8 サブフレームに分割して点灯制御するサブフレーム制御方式を採用している 1 フレーム分のデータ構成を図 3-3 に示す サブフレームを 8 回送れば 1 フレームの画像を表示できる 7

11 ビット数 (8 ビット ) 1 サブフレーム G R B 輝度データ =768 G R B フレーム 図 フレーム分のデータ構成 また サブフレーム制御方式について 階調制御という方法を採用している 階調制御とは 1 サブフレームの点灯時間を 2 の n 乗倍に変えることで LED の点灯階調を制御している 例えば 輝度データが 4 ビットの 0101 の時 点灯時間は図 3-4 のようになる 図 3-4 階調制御 点灯制御各色の LED 点灯時間を制御するには ランプユニットの選択レジスタクロックによって 輝度データの 2 ビット目は 1 ビット目の 2 倍 3 ビット目では 4 倍 8 ビット目では 128 倍という順番で制御していく そうすることにより 8 ビットの輝度データをそのまま表現することができる また ランプユニットは 12 個の LED(4 個のフルカラー LED) で構成している 各フルカラー LED( 緑 赤 青 ) を制御回路から近い順番に制御するので これを 4 回繰り返して 12 パルスと 8

12 なる さらに これを終了するためには 1 パルスの制御信号を生成する必要がある 従って 計 13 パルスの出力となる LED 出力制御回路からの 1 サブフレーム分の LED 点灯制御信号転送波形を図 3-5 に示す 図 サブフレーム分の LED 点灯制御信号転送波形 3-2 動画表示制御方式 本研究では 普通の動画を表示するために 連珠状 LED ディスプレイの各ランプユニットに 1 秒間 60 フレームのデータを転送する必要があるから 回路全体の動作は高速な処理が要求される また 画像をなめらかに動かすためには, 一度送った輝度データの次の輝度データを準備している間に動作が途切れてしまわないように, 常に輝度データを 2 フレーム分用意しておくようにする必要がある このテクニックをダブルバッファと呼ぶ ダブルバッファによって 2 つの外部メモリから 2 つの輝度データを交互に読み出せば 動画の表示制御回路システムの設計が実現できる 動画制御方式を 図 3-6 に示す 9

13 輝度データ入力信号 1 輝度データ入力信号 2 1 フレーム出力終了信号 図 3-6 動画制御方式 動画を表示するための制御方式について説明する 先に 2 つの外部メモリに 2 つの異なる輝度データを入力する 図 3-6 に示すように まず LED 出力制御回路より メモリアドレス信号を出力し 2 つの外部メモリに入力する 次に メモリアドレスによって 選択された 2 つ輝度データを輝度データ選択制御回路で選択して出力する ここでは 1 フレームの表示を終了するときに 輝度データの選択を知らせるための出力制御信号が必要となるので 1 フレーム分のデータ出力が終了するたびに 1 つのパルス信号を出力する この出力信号によって 輝度データ選択制御回路の自動切換発生回路より 0 か 1 で 2 つの輝度データを選択する 選択された輝度データを交互に出力することで ダブルバッファの機能を果たす 最後に連珠状 LED ディスプレイに輝度データを送り 以後は同様の動作を繰り返せば 動画の表示が制御可能となる 10

14 3-3 外部メモリについて 本研究で 使用する外部メモリは CMOS EPROM の NMC27C64 である このメモリは容量が 65,536-Bit(8192 8) で 28 ピン構成である メモリのピン配置イメージを 図 3-7 に示す [3] 各ピンの信号名と意味を 表 3-8 に示す [3] NMC27C64 Vpp 1 28 Vcc A PGM A NC A A8 A A9 A A11 A OE A A10 A CE A O7 O O6 O O5 O O4 GND O3 図 3-7 メモリのピン配置イメージ 本研究で使用する接続ピンの配置について説明する メモリアドレスの入力ピ ンは A0~A9 輝度データの出力ピンは O0~O7 である Vcc と PGM を電源に A12 GND A11 OE A10 および CE をグランドに接続する それ以外のピンは どこにも接続しないようにする 11

15 表 3-8 各ピンの信号名と意味 A0~A12 CE OE O0~O7 PGM NC Vpp Vcc GND 出力されたメモリアドレスを入力するための信号 チップイネーブル 信号出力イネーブル 選択された輝度データを出力するための信号 プログラム信号 接続しない プログラミング電源 電源 アース 12

16 第 4 章 VHDL による動画表示制御システムの設計 4-1 VHDL について VHDL(VHSIC-Hardware Description Language) は HDL( ハードウェア記述言語 ) の一つである 従来 ディジタル回路の設計の基本は回路図であったが 現在ではこの ハードウェア記述言語 による回路設計が主流となっている この言語は いくつかの基本的な構文を理解するだけで さまざまな回路を記述できる とくに CPLD とか FPGA とか言われているプログラマブルな集積回路の設計において顕著である FPGA や CPLD は 内部のロジックをユーザが何度も自由に変更できるデバイスである また VHDL は記述能力の高い言語でさまざまなレベルでの記述ができる [4] 4-2 全動画表示制御回路の構成 図 4-1 に示すような動画表示制御回路を VHDL を用いて設計する 今回の研究では 4 つの表示パターンを用意している それぞれ制御モード (SEL) により 2 つの外部メモリのデータを切り替えていく 具体的な設定については MEMORY_ADDRESS より 2 つ外部メモリ内の輝度データを選択してそれぞれ PD_DATA_1 と PD_DATA_2 に入力する 00 の場合は外部メモリ 1 のデータを選択し 01 の場合は外部メモリ 2 のデータを選択し 10 の場合は 1 フレームのデータを選択し 11 の場合は 60 フレームのデータを選択して出力する 選択されたデータは LED 出力制御回路に入力されて処理される 後は各ランプユニットに 1 ビットの輝度データ (PD) データ転送クロック (PC) 切換発生信号 (QC) 点灯時間制御信号 (SC) を各 1 ビットずつ転送すると 連珠状 LED ディスプレイ上に画像を表示できるようになる CLK はシステムクロック RESET は初期状態に戻すための信号 EN は全回路の動作を開始するための信号を表している 13

17 図 4-1 動画表示制御回路の入出力信号 動画表示制御回路は 輝度データ転送出力回路 (PC PD) 切換信号発生回路 (QC) LED 点灯時間出力回路 (SC) LED 出力制御回路 クロック分周選択出力回路 輝度データ選択出力制御回路 RGB 点灯時間選択回路の 7 つのブロックから構成されている 動画表示制御回路全体の構成ブロック図を図 4-2 に示す 14

18 MEMORY_ADDRESS 10bit 外部メモリ 1 外部メモリ 2 1 フレームの終了信号 2bit 8bit P D _D A T A 1 8bit P D _D A T A 2 輝度データ選択出力制御回路 8bit PD_DATA 3bit B IT _S E L E C T P C _P D _E N Q C _E N クロック分周選択出力回路 SC_CLK 8bit 輝度データ転送出力回路 切換信号発生回路 LED 点灯時間出力回路 PC_PD_END Q C _E N D PC PD QC SC 連珠状 L E D ディスプレイ RGB 点灯時間選択回路 RGB_DATA S C _E N D 2bit RGB_ADDRESS SC_EN LED 出力制御回路 EN CLK RESET SEL LED 出力制御回路 動画表示制御回路 図 4-2 全動画表示制御回路の構成ブロック図 4-3 輝度データの転送制御 入出力信号 輝度データ転送出力回路の入出力信号を図 4-3 に示す 各信号の意味は次の通りである CLK はシステムクロック RESET は初期状態に戻すための信号 PC_PD_EN は回路の動作を開始するための信号 PD_DATA は外部メモリにある 8Bit の輝度データを示すための信号 BIT_SELECT は輝度データの N Bit 目を選択するための信号 PC_PD_END は輝度データの全ビット (768Bit) の転送を終了したときの信号 MEMORY_ADDRESS はメモリにある輝度データを順 15

19 番に選択して出力するための信号 PC PD はランプユニットに転送するための信号を表している 図 4-3 輝度データ転送出力回路の入出力信号 設計順序と出力波形 輝度データ転送出力回路の設計順序について説明する この回路は 輝度データをランプユニットのレジスタに転送するための回路である まず MEMORY_ADDRESS と PC を出力するには 最初の 10 ビット目を MEMORY_ADDRESS として使い 残りの 1 ビット目をデータ転送用クロック (PC) として使う このため合計 11 ビットのカウンタ回路を作る このカウンタにより 1535 回カウントする ここでは 出力波形のタイミングを調整するために 偶数ビット目のクロックの立下りを検出して PC 信号を立ち上げるようにする 次に 768 ビットの転送データを終了するための終了信号 (PC_PD_END) を出力し カウンタ回路の動作を止める PC_PD_EN の信号が 1 である間 PC_PD_END は 1 を出力したままになる 最後に BIT_SELECT の 3 ビットによって 8 ビットの輝度データから 1 ビットが選択され レジスタに 1 ビットが保持される これが PD の信号として出力される 回路の構成ブロック図を図 4-4 に示す 回路の各出力信号のシミュレーション波形を図 4-5 に示す 16

20 図 4-4 輝度データ転送出力回路の構成ブロック図 図 4-5 輝度データ転送出力回路の出力シミュレーション波形 17

21 4-4 切換信号の発生制御 入出力信号 切換信号発生回路の入出力信号を図 4-6 に示す 各信号の意味は次の通りである CLK はシステムクロック RESET は初期状態に戻すための信号 QC_EN は回路の動作を開始するための信号 QC は輝度データの転送から LED の点灯に切換るための信号 QC_END は切換信号の出力が終了したときの信号を表している 設計順序と出力波形 図 4-6 切換信号発生回路の入出力信号 切換信号発生回路の設計順序について説明する この回路は 輝度データの転送が終了したときに切換を知らせるための回路である QC_EN の制御により 1 であれば動作する 切換信号の発生は 2 ビッシフトレジスタを用いて行う 基本的な動作は という状態で出力する 1 ビット目を QC の出力信号 2 ビット目を QC_END の出力信号とし QC に 0 が出力されたあとに QC_END に 1 が出力されるようにする QC_EN の信号が 1 である間 QC_END は 1 を出力したままになる こうすることによって 切換えの動作を行うことができる 回路の構成ブロック図を図 4-7 に示す 回路の各出力信号のシミュレーション波形を図 4-8 に示す 図 4-7 切換信号発生回路の構成ブロック図 18

22 図 4-8 切換信号発生回路の出力シミュレーション波形 4-5 クロックの分周選択制御 入出力信号 クロック分周選択出力回路の入出力信号を図 4-9 に示す 各信号の意味は次の通りである CLK はシステムクロック RESET は初期状態に戻すための信号 SC_EN は回路の動作を開始するための信号 BIT_SELECT は分周されたクロックを選択するための信号 SC_CLK_OUT は分周されたクロックを出力するための信号を表している 図 4-9 クロック分周選択出力回路の入出力信号 設計順序と出力波形 クロック分周選択出力回路の設計順序について説明する この回路は LED の点灯を制御するためにクロックを各周期に分周し 分周されたクロック信号を選択して出力する回路である クロック分周回路は 8 ビットのカウンタで構成されており LED 点灯の階調制御に用いる 次に BIT_SELECT によって 分周された 2 の N 乗倍で生成したクロックを選択して出力する 回路の構成ブロック図を図 4-10 に示す 回路の各出力信号のシミュレーション波形を図 4-11 に 19

23 示す 図 4-10 クロック分周選択出力回路の構成ブロック図 図 4-11 クロック分周選択出力回路の出力シミュレーション波形 20

24 4-6 LED 点灯時間の信号制御 入出力信号 LED 点灯時間出力回路の入出力信号を図 4-12 に示す 各信号の意味は次の通りである CLK はシステムクロック RESET は初期状態に戻すための信号 SC_EN は回路の動作を開始するための信号 SC_CLK_IN は分周されたクロックを入力するための信号 RGB_DATA は各色の点灯時間データを示す信号 SC は各点灯時間によって ディスプレイの LED を点灯させるための信号 SC_END は LED の点灯制御信号の出力が終了したときの信号 RGB_ADDRESS は RGB 点灯時間選択回路に格納している RGB の点灯時間データを示すための信号を表している RESET SC_CLK_IN SC_EN RGB_DATA 8Bit LED 点灯時間出力回路 2Bit SC_END SC RGB_ADDRESS 図 4-12 LED 点灯時間出力回路の入出力信号 設計順序と出力波形 LED 点灯時間出力回路の設計順序について説明する この回路は SC_CLK_IN の信号を入力することで動作する まず 8 ビットのカウンタ回路を作る このカウンタの内容と入力した RGB_DATA の信号が一致すれば 1 つのパルス信号を出力する 次に 出力された信号を SC 信号カウンタ回路によって 1100 までカウントし SC 信号として出力する このとき SC の出力信号を終了する必要があるから 1100 になると SC_EN の信号が 1 である間に SC_END に 1 を出力したままの状態で回路の動作を終了する RGB_ADDRESS は R G B の点灯時間データを選択する信号で 2 ビットのカウンタ回路を用いて生成する 回路の構成ブロック図を図 4-13 に示す 回路の各出力信号のシミュレーション波形を図 4-14 に示す 21

25 図 4-13 LED 点灯時間出力回路の構成ブロック図 図 4-14 LED 点灯時間出力回路の出力シミュレーション波形 4-7 LED の点灯出力制御 入出力信号 LED 出力制御回路の入出力信号を図 4-15 に示す 各信号の意味は次の通りである CLK はシステムクロック RESET は初期状態に戻すための信号 EN は全回路の動作を開始するための信号 PC_PD_END は輝度データ (768Bit) の転送終了を知らせる信号 QC_END は切換信号の出力終了を知らせる信号 SC_END は LED の点灯制御信号の出力終了を知らせる信号 PC_PD_EN は輝度データ転送出力回路の動作を開始するための信号 QC_EN は切換信号発生回路の動作を開始するための信号 SC_EN は LED 点灯時間出力回路の動作を開始するための信号 BIT_SELECT は輝度データの N ビット目と分周されたクロッ 22

26 クを選択するための信号 FRAME_END_OUT は 1 フレームの終了を知らせるための信号を表している 図 4-15 LED 出力制御回路の入出力信号 設計順序と出力波形 LED 出力制御回路の設計順序について説明する この回路は 各 PC PD QC SC の出力回路を制御し LED ディスプレイに輝度データを 1 ビットずつを転送するための回路である まず EN は 1 の状態で回路を動作する EN= 1 のとき PC_PD_EN= 1 と SC_EN= 0 になり PC_PD_END= 1 のとき PC_PD_EN= 0 と QC_EN= 1 になり QC_END= 1 のとき QC_EN= 0 と SC_EN= 1 になり SC_END= 1 のとき PC_PD_EN = 1 と SC_EN= 0 になる この順番で繰り返して制御すれば LED を点灯できる 次に BIT_SELECT の信号は 3 ビットのカウンタで生成しており SC_END = 1 のときにこのカウントは動作を開始する 最後に FRAME_END_OUT は BIT_SELECT= 111 と PC_PD_EN= 1 のときに FRAME_END_OUT に 1 を出力する 回路の構成ブロック図を図 4-16 に示す 回路の各出力信号のシミュレーション波形を図 4-17 に示す 図 4-16 LED 出力制御回路の構成ブロック図 23

27 図 4-17 LED 出力制御回路の出力シミュレーション波形 4-8 RGB の点灯時間選択制御 入出力信号 RGB 点灯時間選択回路の入出力信号を図 4-18 に示す 各信号の意味は次の通りである RESET は初期状態に戻すための信号 EN は全回路の動作を開始するための信号 RGB_ADDRESS は RGB 点灯時間選択回路に格納している RGB の点灯時間データを選択するための信号 RGB_DATA は各色の点灯時間データを示す信号を表している 図 4-18 RGB 点灯時間選択回路の入出力信号 24

28 4-8-2 設計順序と出力波形 RGB 点灯時間選択回路の設計順序について説明する この回路は 格納している RGB 点灯時間データを RGB_ADDRESS により選択して出力する回路である 2 ビットの RGB_ADDRESS 信号によって 3 つの固定された異なる RGB の点灯時間データを選択して出力する 00 は の点灯時間データを選択し出力 01 は の点灯時間データを選択し出力 10 は の点灯時間データを選択し出力する 回路の構成ブロック図を図 4-19 に示す 回路の各出力信号のシミュレーション波形を図 4-20 に示す RESET EN RGB_ADDRESS 2Bit SELECTER 8Bit RGB_DATA 図 4-19 RGB 点灯時間選択回路の構成ブロック図 図 4-20 RGB 点灯時間選択回路の出力シミュレーション波形 25

29 4-9 輝度データの選択出力制御 入出力信号 輝度データ選択出力制御回路の入出力信号を図 4-21 に示す 各信号の意味は次の通りである RESET は初期状態に戻すための信号 EN は全回路の動作を開始するための信号 FRAME_END_IN は 1 フレームの終了を知らせる信号 SEL は表示したい輝度データを切換えていくための信号 PD_DATA_IN1 は外部メモリ 1 にある 8Bit 輝度データを示すための信号 PD_DATA_IN2 は外部メモリ 2 にある 8Bit 輝度データを示すための信号 PD_DATA_OUT は外部メモリにある 8Bit の輝度データを示すための信号を表している 図 4-21 輝度データ選択出力制御回路の入出力信号 設計順序と出力波形 輝度データ選択出力制御回路の設計順序について説明する この回路は 制御モード (SEL) によって 表示したい外部メモリにある 8Bit の輝度データを選択する回路である まず 外部メモリ 1 と 2 のデータを 60 回ずつ転送するに 1 回ずつを数えるための 60 進カウンタを設計する 1 つ目の輝度データが 60 回をカウントしたら フレーム選択回路によって 1 フレームの輝度データと 60 フレームの輝度データを切換えていく このようにすることで 1 フレームの輝度データと 60 フレームの輝度データの両方を転送できる 次に JK フリップフロップを用いて 入力した信号の立ち上がりを検出することで 前の信号と自動的に切り換わる これより 2 つの輝度データが交互に切換わるようになる あとは モード制御回路より 輝度データを選択して出力する 回路の構成ブロック図を図 26

30 4-22 に示す 回路の各出力信号のシミュレーション波形を図 4-23 に示す 図 4-22 輝度データ選択出力制御回路の構成ブロック図 図 4-23 輝度データ選択出力制御回路の出力シミュレーション波形 27

31 4-10 全制御回路のシミュレーション結果 次に 制御回路全体のシミュレーション結果を示す (a) 1 サブフレームの出力波形 1 サブフレームの輝度データを転送したときの出力波形を図 4-24 に示す 図 サブフレームのシミュレーション結果 (b) 1 フレームの出力波形 1 フレームの輝度データを転送したときの出力波形を図 4-25 に示す 図 フレームのシミュレーション結果 (c) ダブルバッファのときの出力波形ダブルバッファを行ったときの出力波形を図 4-26 に示す 図 4-26 ダブルバッファのシミュレーション結果 28

32 第 5 章動画表示制御回路の製作と評価 5-1 動画表示テスト制御回路の製作 今回の研究では 動画制御プログラムを FPGA に書き込んで 回路の動作確認を行った 使用した FPGA は Altera FLEX10K10 シリーズ EPF10K10LC84-4 である FPGA とは Field Programble Gate Array の略で VHDL などのハードウェア記述言語で記述したプログラムにより 内部のロジックを自由に変更できるデバイスである 記述した回路のプログラムを変更することにより容易にロジックを変更できる 本研究で製作した動画表示テスト制御回路を図 5-1 に示す 動画表示するために使用した連珠状 LED ディスプレイを図 5-2 に示す 図 5-1 製作した動画表示テスト制御回路 29

33 図 5-2 連珠状 LED ディスプレイ 5-2 外部メモリデータの作成 今回の研究では さまざまな輝度データを入力して 動画表示の動作確認を行った 輝度データの記述については 青 赤 緑の順で 16 進の 00 と FF のどちらかを指定することで LED の点灯と消灯の部分を記述できる LED の数は 768 個であるから 1 サブフレーム分の輝度データは 768 ビットである 1 フレーム分の輝度データを表示するためには 同じような輝度データを 8 サブフレーム分を記述する必要がある 30

34 5-3 RGB の点灯時間データの検証 今回の研究では RGB の点灯時間データを固定して検証を行った これより 初期値の RGB 比 (2:3:1) のデータをそのまま使用すると 点灯時間が早すぎて 表示された画像はほとんど形が見えなく ちらつきも激しい 人間の目ではとても確認しにくい これを解決するために 点灯時間がちょうど人間の目で確認できるような速度になるように点灯時間のデータを大きくした この結果 各色の点灯時間は 緑は 20 赤は 13 青は 7 とし また 1 秒間に 60 フレームの輝度データを送れるように設定した 31

35 5-4 静止画表示制御の評価 静止画を表示した各場合について次に示す (1) 白色による静止画表示 白色を点灯させる場合は 各 LED の輝度データの記述に従って 点灯させたい LED を白色に指定することで点灯できる RGB の 3 色を同時に点灯させると 白色に見えるように輝度データを作成した つまり 外部メモリ内のデータをすべて FF の状態とした 点灯状態は少し青っぽい色に見え 完全な白色を表示できなかった これは RGB の点灯時間データは固定されているためである 動作検証の結果は 輝度データに従って指定した通りの色が確認できた 白色による点灯表示を図 5-3 に示す 図 5-3 白色による点灯表示 32

36 (2) RGB の 3 色による静止画表示 RGB の 3 色を点灯させる場合は 各 LED の輝度データの記述に従って 点灯させたい LED を所望の色に指定することで点灯できる ここでは 上から青 緑 赤という順で輝度データを記述して行った 動作検証の結果は 輝度データに従って指定した通りの色が確認できた RGB の 3 色による点灯表示を図 5-4 に示す 図 5-4 RGB の 3 色による点灯表示 33

37 (3) 文字による静止画表示 文字を点灯させる場合は 各 LED の輝度データの記述に従って 点灯させたい LED を文字の形に指定することで点灯できる ここでは 文字の 工 と 科 を表示したいから 工 と 科 の文字を緑と赤に指定して それ以外の色は紫と黄色というように輝度データを記述して行った 動作検証の結果は 輝度データに従って指定した通りの文字が確認できた 文字による点灯表示を図 5-5 に示す 図 5-5 文字による点灯表示 34

38 (4) 単色点灯の検証 図 5-6 は白色を点灯するときに オシロスコープで見た出力波形である 図 5-6 単色点灯の出力波形 35

39 (5) 多色点灯の検証 図 5-7 は青 緑 赤の順で点灯するときに オシロスコープで見た出力波形である 5-7 多色点灯の出力波形 36

40 5-5 動画表示制御の評価 動画を表示した各場合について次に示す (1) 1 フレームによる動画表示検証 ダブルバッファによって 2 つの文字を 1 フレームずつ点灯させた場合を図 5-5 に示したが 輝度データの転送速度が速すぎて 転送されてきた 2 つの画像はほぼ静止画にしか見えない 2 つの輝度データを重ねているため 色調も不鮮明で はっきりとした動画を表示することができなかった 動作検証の結果は 画像がバラバラであることを示している 1 フレームによる動画点灯表示を図 5-8 に示す 図 フレームによる動画点灯表示 37

41 (2) 60 フレームによる動画表示検証 図 5-9 はダブルバッファによって 図 5-5 に示した 2 つの文字を 60 フレームずつ点灯させる場合である 1 秒間に 60 フレームのデータ転送を行い 転送されてきた 2 つの画像を交互に切換るようになっているため はっきりとした動画を表示できた 動作検証の結果は 色調がよく 文字もはっきり 工科 の 2 文字であることが確認できる 図 フレームによる動画点灯表示 38

42 (3) 動画表示の出力波形 図 5-10 はダブルバッファの動作によって 動画を表示するときに オシロスコープで見た出力波形の様子である 出力波形から外部メモリ 1 にある輝度データと外部メモリ 2 にある輝度データを交互に切換えて転送していることが確認できる 図 5-10 動画表示の出力波形 39

43 5-6 設計上の問題点 今回の研究で製作した動画表示制御回路については マイコンを搭載する予定であったが 時間がなくてできなかった これより RGB の点灯時間のデータが固定されているため 白色を表示するときに はっきりしたきれいな白色を表示できなかった 今回の研究で作成した輝度データは 2 つの外部メモリの中に 直接 2 パターン書き込んでいたため固定されていた しかし 2 つの画面を交互に切り換えて表示するという動画表示の基本を確認できた 今後は輝度データを自由に書き換えられるように改良する必要がある 40

44 第 6 章終わりに 今回の研究で製作した動画表示制御回路は 平成 16 年で設計した連珠状 LED ディスプレイの制御回路を再設計したものであり 輝度データを最低 2 フレーム格納できるメモリを制御回路に備え ダブルバッファの動作によって 2 つのメモリでデータの表示とデータの受信を交互に行えるようにしたものである この研究により 一応通常の動画の動きが見られることを確認した 今後の課題については 今回の動画表示制御回路の設計を通して 設計上で発生した問題点を解決し 任意でさまざまなパターンを連続的に表示して 華麗な動画を見られるようにすることである つまり 対応する方法の一つは平成 16 年で設計した連珠状 LED ディスプレイのマイコンを用いて C 言語による制御回路設計の部分を再設計し それと連結することで 実現は可能と考えられる また 今回の研究で製作した動画制御回路により 動画を表示するために必要な 1 フレームの転送速度は 5.483ms 周波数は 182.4Hz と確認できた マイコンとは転送速度と周波数が異なっているため 同じ速度の転送はできない 今後の設計においては 転送速度を十分考慮して設計を行わなければならない さらに 本研究を通じて LED ディスプレイ上の LED 点灯を制御するための基本的な知識を身につけることができた また FPGA を使って 動画制御回路を設計することによって VHDL の様々な設計テクニックの設計方法を学習することができた 41

45 謝辞 本研究を進めるにあたり日頃より懇切丁寧なご指導してくださいました 高知工科大学工学部電子 光システム工学科矢野政顕教授に深く感謝いたします また 日頃から多くの助言を頂きお世話になりました原央教授 橘昌良助教授 他各先生方に厚くお礼申し上げます また 今回の研究において とくに日頃から多くの助言 始終丁寧なご指導を頂き 大変お世話になりました山岡大祐氏はじめ 同研究室の各先輩方 同学部生の仲間たちに厚くお礼申し上げます そして 日頃から多くの御協力 助言を頂きました中村聡志氏 百田雅人氏 岡本浩和氏にも大変お世話になり とても感謝いたします 最後に 本研究のフルカラー LED を提供してくださった日亜化学工業株式会社殿に感謝します 42

46 参考文献 [1] 電子ディスプレイ小林俊介著電子情報通信学会 1992 [2] 電子ディスプレイ松本正一著オーム社 1995 [3] FAIRCHILD NMC27C64 65,536-Bit(8192 8)CMOS EPROM January 1999 [4] VHDL によるディジタル回路入門並木秀明 永井亘道著株式会社技術評論社 2004 [5] VHDL で学ぶディジタル回路設計吉田たけお 尾知博著 CQ 出版株式会社 2002 [6] HDL による高性能ディジタル回路設計森岡澄夫著 CQ 出版株式会社 2002 [7] VHDL によるハードウェア設計入門長谷川裕恭著 CQ 出版株式会社 2001 [8] HDL 設計練習帳猪飼国夫著 CQ 出版株式会社

47 付録 VHDL の制御プログラム 付録 1 全動画制御回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity ANIMA_DISPIAY_CONTROL is Port ( CLK : in std_logic; EN : in std_logic; RESET : in std_logic; J : in std_logic; K : in std_logic; SEL : in std_logic_vector(1 downto 0); PD_DATA_1 : in std_logic_vector(7 downto 0); PD_DATA_2 : in std_logic_vector(7 downto 0); MEMORY_ADDRESS : out std_logic_vector(9 downto 0); PC : out std_logic; PD : out std_logic; QC : out std_logic; SC : out std_logic ); end ANIMA_DISPIAY_CONTROL; architecture RTL of ANIMA_DISPIAY_CONTROL is component LED_OUT Port ( CLK : in std_logic; RESET : in std_logic; 44

48 EN : in std_logic; PD_DATA : in std_logic_vector(7 downto 0); RGB_DATA : in std_logic_vector(7 downto 0); end component; PC_OUT : out std_logic; PD_OUT : out std_logic; QC_OUT : out std_logic; SC : out std_logic; MEMORY_ADDRESS_OUT : out std_logic_vector(9 downto 0); RGB_ADDRESS_OUT : out std_logic_vector(1 downto 0); FRAME_END_OUT : out std_logic ); component RGB_DATA_SELECT Port ( RESET : in std_logic; EN : in std_logic; RGB_ADDRESS : in std_logic_vector(1 downto 0); end component; RGB_DATA : out std_logic_vector(7 downto 0)); component PD_DATA_SELECT_CONTROL Port ( RESET : in std_logic; EN : in std_logic; J : in std_logic; K : in std_logic; SEL : in std_logic_vector(1 downto 0); FRAME_END_IN : in std_logic; PD_DATA_IN_1 : in std_logic_vector(7 downto 0); PD_DATA_IN_2 : in std_logic_vector(7 downto 0); end component; PD_DATA_OUT : out std_logic_vector(7 downto 0)); signal RGB_DATA_REG : std_logic_vector(7 downto 0); signal RGB_ADDRESS_REG : std_logic_vector(1 downto 0); 45

49 signal FRAME_END_REG : std_logic; signal PD_DATA_SIG : std_logic_vector(7 downto 0); begin U0:LED_OUT port map ( CLK => CLK, RESET => RESET, EN => EN, PD_DATA => PD_DATA_SIG, RGB_DATA => RGB_DATA_REG, PC_OUT => PC, PD_OUT => PD, QC_OUT => QC, SC => SC, RGB_ADDRESS_OUT => RGB_ADDRESS_REG, MEMORY_ADDRESS_OUT => MEMORY_ADDRESS, FRAME_END_OUT => FRAME_END_REG ); U1:RGB_DATA_SELECT port map ( RESET => RESET, EN => EN, RGB_ADDRESS => RGB_ADDRESS_REG, RGB_DATA => RGB_DATA_REG ); U2:PD_DATA_SELECT_CONTROL port map ( RESET => RESET,J => J, K => K, EN => EN, SEL => SEL, FRAME_END_IN => FRAME_END_REG, PD_DATA_IN_1 => PD_DATA_1, PD_DATA_IN_2 => PD_DATA_2, PD_DATA_OUT => PD_DATA_SIG ); end RTL; 46

50 付録 2 RGB 点灯時間選択回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity RGB_DATA_SELECT is Port ( RESET : in std_logic; EN : in std_logic; RGB_ADDRESS : in std_logic_vector(1 downto 0); RGB_DATA : out std_logic_vector(7 downto 0)); end RGB_DATA_SELECT; architecture RTL of RGB_DATA_SELECT is begin RGB_DATA <= " " when ( RGB_ADDRESS = "00" and EN = '1' ) else " " when ( RGB_ADDRESS = "01" and EN = '1' ) else " " when ( RGB_ADDRESS = "10" and EN = '1' ) else " "; end RTL; 47

51 付録 3 輝度データ転送出力回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity PD_DATA_SELECT_CONTROL is Port ( RESET : in std_logic; EN : in std_logic; J : in std_logic; K : in std_logic; SEL : in std_logic_vector(1 downto 0); FRAME_END_IN : in std_logic; PD_DATA_IN_1 : in std_logic_vector(7 downto 0); PD_DATA_IN_2 : in std_logic_vector(7 downto 0); PD_DATA_OUT : out std_logic_vector(7 downto 0)); end PD_DATA_SELECT_CONTROL; architecture RTL of PD_DATA_SELECT_CONTROL is signal PD_DATA_REG : std_logic_vector(7 downto 0); signal JK_Q : std_logic; signal Q_B : std_logic; signal Q : std_logic; signal FRAME_DATA_COUNT : std_logic_vector(5 downto 0); signal FRAME_COUNT_OUT : std_logic; signal FRAME_END_IN_REG : std_logic; begin --FRAME_COUNT_OUT process ( RESET, FRAME_END_IN, EN ) begin if ( RESET = '0' or EN = '0' ) then FRAME_COUNT_OUT <= '0'; 48

52 elsif ( FRAME_END_IN'event and FRAME_END_IN = '1' ) then if ( FRAME_DATA_COUNT = "111100" ) then FRAME_DATA_COUNT <= "000000"; FRAME_COUNT_OUT <= '1'; else FRAME_DATA_COUNT <= FRAME_DATA_COUNT + '1'; FRAME_COUNT_OUT <= '0'; end if; end if; end process; --FRAME_SELECT-- process ( RESET, EN, SEL(0) ) begin if ( RESET = '0' or EN = '0' ) then FRAME_END_IN_REG <= '0'; PD_DATA_OUT <= ( others => '0' ); else if ( SEL(0) = '0' ) then FRAME_END_IN_REG <= FRAME_END_IN; else FRAME_END_IN_REG <= FRAME_COUNT_OUT; end if; end if; end process; --JK_FF-- Q <= JK_Q; Q_B <= not JK_Q; process ( FRAME_END_IN_REG, RESET ) begin if ( RESET = '0' ) then JK_Q <= '0'; elsif ( FRAME_END_IN_REG' event and FRAME_END_IN_REG = '1' ) then JK_Q <= (J and not JK_Q) or (not K and JK_Q); end if; end process; 49

53 --PD_DATA_MODE-- process ( RESET, EN, JK_Q ) begin if ( RESET = '0' or EN = '0' ) then PD_DATA_REG <= ( others => '0' ); else if ( SEL = "00" ) then PD_DATA_OUT <= PD_DATA_IN_1; elsif ( SEL = "01" ) then PD_DATA_OUT<= PD_DATA_IN_2; else if ( JK_Q = '0' ) then PD_DATA_OUT <= PD_DATA_IN_1; else PD_DATA_OUT<= PD_DATA_IN_2; end if; end if; end if; end process; end RTL; 50

54 付録 4 PC_PD QC SC 出力と LED 出力制御の結合回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity LED_OUT is Port ( CLK : in std_logic; RESET : in std_logic; EN : in std_logic; PD_DATA : in std_logic_vector(7 downto 0); RGB_DATA : in std_logic_vector(7 downto 0); PC_OUT : out std_logic; PD_OUT : out std_logic; QC_OUT : out std_logic; SC : out std_logic; MEMORY_ADDRESS_OUT : out std_logic_vector(9 downto 0); RGB_ADDRESS_OUT : out std_logic_vector(1 downto 0); FRAME_END_OUT : out std_logic ); end LED_OUT; architecture RTL of LED_OUT is component PC_PD Port ( RESET : in std_logic; CLK : in std_logic; PD_DATA : in std_logic_vector(7 downto 0); BIT_SELECT : in std_logic_vector(2 downto 0); PC_PD_EN : in std_logic; PC : out std_logic; PD : out std_logic; PC_PD_END : out std_logic; MEMORY_ADDRESS : out std_logic_vector(9 downto 0)); end component; 51

55 component QC Port ( RESET : in std_logic; CLK : in std_logic; QC_EN : in std_logic; end component; QC_END : out std_logic; QC : out std_logic); component SC_OUT Port ( CLK : in std_logic; RESET : in std_logic; SC_EN : in std_logic; BIT_SELECT : in std_logic_vector(2 downto 0); RGB_DATA : in std_logic_vector(7 downto 0); end component; SC_END : out std_logic; SC_S : out std_logic; RGB_ADDRESS_S : out std_logic_vector(1 downto 0)); component LED_OUT_CONTROL Port ( RESET : in std_logic; CLK : in std_logic; EN : in std_logic; PC_PD_END : in std_logic; QC_END : in std_logic; SC_END : in std_logic; end component; PC_PD_EN : out std_logic; QC_EN : out std_logic; SC_EN : out std_logic; BIT_SELECT : out std_logic_vector(2 downto 0); FRAME_END_OUT : out std_logic ); signal PC_PD_END_REG : std_logic; 52

56 signal QC_END_REG : std_logic; signal SC_END_REG : std_logic; signal PC_PD_EN_REG : std_logic; signal QC_EN_REG : std_logic; signal SC_EN_REG : std_logic; signal BIT_SELECT_REG : std_logic_vector(2 downto 0); begin U0:PC_PD port map ( CLK => CLK, RESET => RESET, PD_DATA => PD_DATA, BIT_SELECT => BIT_SELECT_REG, PC_PD_EN => PC_PD_EN_REG, PC => PC_OUT, PD => PD_OUT, PC_PD_END => PC_PD_END_REG, MEMORY_ADDRESS => MEMORY_ADDRESS_OUT ); U1:QC port map ( CLK => CLK, RESET => RESET, QC_EN => QC_EN_REG, QC_END => QC_END_REG, QC => QC_OUT ); U2:SC_OUT port map ( CLK => CLK, RESET => RESET, SC_EN => SC_EN_REG, BIT_SELECT => BIT_SELECT_REG, RGB_DATA => RGB_DATA, SC_END => SC_END_REG, SC_S => SC, RGB_ADDRESS_S => RGB_ADDRESS_OUT ); U3:LED_OUT_CONTROL port map ( CLK => CLK, RESET => RESET, EN => EN, PC_PD_END => PC_PD_END_REG, QC_END => QC_END_REG, SC_END => SC_END_REG, PC_PD_EN => PC_PD_EN_REG, QC_EN => QC_EN_REG, SC_EN => SC_EN_REG, BIT_SELECT => BIT_SELECT_REG, 53

57 FRAME_END_OUT => FRAME_END_OUT ); end RTL; 54

58 付録 5 LED 出力制御回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity LED_OUT_CONTROL is Port ( RESET : in std_logic; CLK : in std_logic; EN : in std_logic; PC_PD_END : in std_logic; QC_END : in std_logic; SC_END : in std_logic; PC_PD_EN : out std_logic; QC_EN : out std_logic; SC_EN : out std_logic; BIT_SELECT : out std_logic_vector(2 downto 0); FRAME_END_OUT : out std_logic ); end LED_OUT_CONTROL; architecture RTL of LED_OUT_CONTROL is signal BIT_SELECT_REG : std_logic_vector(2 downto 0); type LED_OUT_STATE is ( PC_PD, QC, SC1, SC2 ); signal LED_OUT_CURRENT_STATE : LED_OUT_STATE; begin --PC_PD_EN_OUT, QC_EN_OUT, SC_EN_OUT-- process ( RESET, CLK, LED_OUT_CURRENT_STATE, PC_PD_END, QC_END, SC_END ) begin if ( RESET = '0' ) then PC_PD_EN <= '0'; QC_EN <= '0'; SC_EN <= '0'; LED_OUT_CURRENT_STATE <= PC_PD; 55

59 elsif ( CLK'event and CLK = '1' ) then case LED_OUT_CURRENT_STATE is when PC_PD => if ( EN = '1' ) then PC_PD_EN <= '1'; SC_EN <= '0'; LED_OUT_CURRENT_STATE <= QC; end if; when QC => if ( PC_PD_END = '1' ) then PC_PD_EN <= '0'; QC_EN <= '1'; LED_OUT_CURRENT_STATE <= SC1; end if; when SC1 => if ( QC_END = '1' ) then QC_EN <= '0'; SC_EN <= '1'; LED_OUT_CURRENT_STATE <= SC2; end if; when SC2 => if ( SC_END = '1') then PC_PD_EN <= '1'; SC_EN <= '0'; LED_OUT_CURRENT_STATE <= QC; end if; when others => LED_OUT_CURRENT_STATE <= PC_PD; end case; end if; end process; --BIT_SELECT_OUT-- BIT_SELECT <= BIT_SELECT_REG; process ( RESET, SC_END ) begin if ( RESET = '0' ) then BIT_SELECT_REG <= ( others => '0' ); 56

60 elsif ( SC_END'event and SC_END = '1' ) then if ( BIT_SELECT_REG = "111" ) then BIT_SELECT_REG <= ( others => '0' ); else BIT_SELECT_REG <= BIT_SELECT_REG + '1'; end if; end if; end process; --FLAME_END-- FRAME_END_OUT <= '1' when ( BIT_SELECT_REG = "111" and PC_PD_END = '1' ) else '0'; end RTL; 57

61 付録 6 輝度データ転送出力回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity PC_PD is Port ( RESET : in std_logic; CLK : in std_logic; PD_DATA : in std_logic_vector(7 downto 0); BIT_SELECT : in std_logic_vector(2 downto 0); PC_PD_EN : in std_logic; PC : out std_logic; PD : out std_logic; PC_PD_END : out std_logic; MEMORY_ADDRESS : out std_logic_vector(9 downto 0)); end PC_PD; architecture RTL of PC_PD is signal PD_BIT_DATA_CN : std_logic_vector(10 downto 0); signal PC_PD_END_REG : std_logic; signal PC_REG1 : std_logic; signal PC_REG2 : std_logic; signal PD_REG : std_logic; begin --PC_OUT, PC_PD_END-- PC_PD_END <= PC_PD_END_REG; MEMORY_ADDRESS <= PD_BIT_DATA_CN (10 downto 1); process ( RESET, CLK, PC_PD_EN ) begin if ( RESET = '0' or PC_PD_EN = '0' ) then 58

62 PD_BIT_DATA_CN <= ( others => '0' ); PC_PD_END_REG <= '0'; elsif ( CLK'event and CLK = '1' ) then if ( PD_BIT_DATA_CN = " " ) then PD_BIT_DATA_CN <= " "; PC_PD_END_REG <= '1'; else PD_BIT_DATA_CN <= PD_BIT_DATA_CN + '1'; PC_PD_END_REG <= '0'; end if; end if; end process; process ( RESET, CLK ) begin if ( RESET = '0' ) then PC_REG1 <= '0'; elsif ( CLK'event and CLK = '0' ) then PC_REG1 <= PD_BIT_DATA_CN (0); end if; end process; PC <= PC_REG2; process ( RESET, CLK ) begin if ( RESET = '0' ) then PC_REG2 <= '0'; elsif ( CLK'event and CLK = '0' ) then PC_REG2 <= PC_REG1; end if; end process; --PD_OUT-- PD <= PD_REG; process ( RESET, PC_PD_EN, PD_BIT_DATA_CN (0) ) begin if ( RESET = '0' or PC_PD_EN = '0' ) then PD_REG <= '0'; elsif ( PD_BIT_DATA_CN (0)'event and PD_BIT_DATA_CN (0) = '0' ) then case BIT_SELECT is 59

63 when "000" => PD_REG <= PD_DATA(0); when "001" => PD_REG <= PD_DATA(1); when "010" => PD_REG <= PD_DATA(2); when "011" => PD_REG <= PD_DATA(3); when "100" => PD_REG <= PD_DATA(4); when "101" => PD_REG <= PD_DATA(5); when "110" => PD_REG <= PD_DATA(6); when "111" => PD_REG <= PD_DATA(7); when others => PD_REG <= '0'; end case; end if; end process; end RTL; 60

64 付録 7 切換信号発生回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity QC is Port ( RESET : in std_logic; CLK : in std_logic; QC_EN : in std_logic; QC_END : out std_logic; QC : out std_logic); end QC; architecture RTL of QC is signal QC_REG : std_logic_vector(1 downto 0); begin QC <= QC_REG(0); QC_END <= QC_REG(1); process ( CLK, RESET, QC_REG, QC_EN ) begin if ( RESET = '0' or QC_EN = '0' ) then QC_REG <= ( others => '0' ); elsif ( CLK'event and CLK = '1' ) then if ( QC_REG = "10" ) then QC_REG <= "10"; else QC_REG <= QC_REG + '1'; end if; end if; end process; end RTL; 61

65 付録 8 SC 出力と SC_CLK 出力の結合回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity SC_OUT is Port ( CLK : in std_logic; RESET : in std_logic; SC_EN : in std_logic; BIT_SELECT : in std_logic_vector(2 downto 0); RGB_DATA : in std_logic_vector(7 downto 0); SC_END : out std_logic; SC_S : out std_logic; RGB_ADDRESS_S : out std_logic_vector(1 downto 0)); end SC_OUT; architecture RTL of SC_OUT is component SC_CLK Port ( CLK : in std_logic; RESET : in std_logic; SC_EN : in std_logic; BIT_SELECT : in std_logic_vector(2 downto 0); SC_CLK_OUT : out std_logic); end component; component SC Port ( RESET : in std_logic; CLK : in std_logic; SC_EN : in std_logic; SC_CLK_IN : in std_logic; RGB_DATA : in std_logic_vector(7 downto 0); SC : out std_logic; SC_END : out std_logic; RGB_ADDRESS : out std_logic_vector(1 downto 0)); 62

66 end component; signal SC_CLK_REG : std_logic; begin U0:SC_CLK port map ( CLK => CLK, RESET => RESET, SC_EN => SC_EN, BIT_SELECT => BIT_SELECT, SC_CLK_OUT => SC_CLK_REG ); U1:SC port map ( CLK => CLK, RESET => RESET, SC_EN => SC_EN, SC_CLK_IN => SC_CLK_REG, RGB_DATA => RGB_DATA, SC => SC_S, SC_END => SC_END, RGB_ADDRESS => RGB_ADDRESS_S ); end RTL; 63

67 付録 9 LED 点灯時間出力回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity SC is Port ( RESET : in std_logic; CLK : in std_logic; SC_EN : in std_logic; SC_CLK_IN : in std_logic; RGB_DATA : in std_logic_vector(7 downto 0); SC : out std_logic; SC_END : out std_logic; RGB_ADDRESS : out std_logic_vector(1 downto 0)); end SC; architecture RTL of SC is signal SC_REG : std_logic; signal SC_END_REG : std_logic; signal RGB_COUNT : std_logic_vector(7 downto 0); signal RGB_ADDRESS_COUNT : std_logic_vector(1 downto 0); signal SC_COUNT : std_logic_vector(3 downto 0); signal STATE : std_logic_vector(1 downto 0); begin SC <= SC_REG; SC_END <= SC_END_REG; RGB_ADDRESS <= RGB_ADDRESS_COUNT; process ( RESET, SC_CLK_IN, SC_EN ) begin if ( RESET = '0' or SC_EN = '0' ) then SC_REG <= '0'; SC_END_REG <= '0'; RGB_COUNT <= (others => '0'); 64

68 RGB_ADDRESS_COUNT <= (others => '0'); SC_COUNT <= (others => '0'); STATE <= (others => '0'); elsif ( SC_CLK_IN'event and SC_CLK_IN = '1' ) then case STATE is when "00" => SC_REG <= '1'; RGB_COUNT <= ( others => '0' ); RGB_ADDRESS_COUNT <= ( others => '0' ); SC_COUNT <= SC_COUNT + '1'; STATE <= "01"; when "01" => if ( RGB_COUNT = RGB_DATA ) then SC_REG <= '1'; RGB_COUNT <= (others => '0'); if ( SC_COUNT = "1100" ) then RGB_ADDRESS_COUNT <= ( others => '0' ); SC_COUNT <= (others => '0'); STATE <= "10"; else if ( RGB_ADDRESS_COUNT = "10" ) then RGB_ADDRESS_COUNT <= ( others => '0' ); else RGB_ADDRESS_COUNT <= RGB_ADDRESS_COUNT + '1'; end if; SC_COUNT <= SC_COUNT + '1'; STATE <= "01"; end if; else SC_REG <= '0'; RGB_COUNT <= RGB_COUNT + '1'; STATE <= "01"; end if; when "10" => SC_REG <= '0'; SC_END_REG <= '1'; 65

69 STATE <= "10"; when others => STATE <= "00"; end case; end if; end process; end RTL; 66

70 付録 10 クロック分周選択出力回路 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity SC_CLK is Port ( CLK : in std_logic; RESET : in std_logic; SC_EN : in std_logic; BIT_SELECT : in std_logic_vector(2 downto 0); SC_CLK_OUT : out std_logic); end SC_CLK; architecture RTL of SC_CLK is signal CLK_COUNT : std_logic_vector(7 downto 0); signal Q_OUT : std_logic_vector(7 downto 0); signal CLK_IN : std_logic_vector(7 downto 0); begin Q_OUT(0) <= CLK_IN(0); Q_OUT(1) <= CLK_IN(1); Q_OUT(2) <= CLK_IN(2); Q_OUT(3) <= CLK_IN(3); Q_OUT(4) <= CLK_IN(4); Q_OUT(5) <= CLK_IN(5); Q_OUT(6) <= CLK_IN(6); Q_OUT(7) <= CLK_IN(7); --CLK_COUNT-- process ( RESET, CLK, SC_EN ) begin if ( RESET = '0' or SC_EN = '0' ) then CLK_COUNT <= (others => '0'); 67

71 elsif ( CLK'event and CLK = '1' ) then if ( CLK_COUNT = " " ) then CLK_COUNT <= ( others => '0' ); else CLK_COUNT <= CLK_COUNT + '1'; end if; end if; end process; --CLK_BUSYU-- process ( CLK_COUNT(0) ) begin if ( CLK_COUNT(0) = '1' ) then CLK_IN(0) <= '1'; else CLK_IN(0) <= '0'; end if; end process; process ( CLK_COUNT(1 downto 0) ) begin if ( CLK_COUNT(1 downto 0) = "11" ) then CLK_IN(1) <= '1'; else CLK_IN(1) <= '0'; end if; end process; process ( CLK_COUNT(2 downto 0) ) begin if ( CLK_COUNT(2 downto 0) = "111" ) then CLK_IN(2) <= '1'; else CLK_IN(2) <= '0'; end if; end process; process ( CLK_COUNT(3 downto 0) ) 68

72 begin if ( CLK_COUNT(3 downto 0) = "1111" ) then CLK_IN(3) <= '1'; else CLK_IN(3) <= '0'; end if; end process; process ( CLK_COUNT(4 downto 0) ) begin if ( CLK_COUNT(4 downto 0) = "11111" ) then CLK_IN(4) <= '1'; else CLK_IN(4) <= '0'; end if; end process; process ( CLK_COUNT(5 downto 0) ) begin if ( CLK_COUNT(5 downto 0) = "111111" ) then CLK_IN(5) <= '1'; else CLK_IN(5) <= '0'; end if; end process; process ( CLK_COUNT(6 downto 0) ) begin if ( CLK_COUNT(6 downto 0) = " " ) then CLK_IN(6) <= '1'; else CLK_IN(6) <= '0'; end if; end process; process ( CLK_COUNT(7 downto 0) ) begin if ( CLK_COUNT(7 downto 0) = " " ) then 69

73 CLK_IN(7) <= '1'; else CLK_IN(7) <= '0'; end if; end process; --CLK_SELECT-- SC_CLK_OUT <= CLK_IN(0) when ( BIT_SELECT = "000" and SC_EN = '1' ) else CLK_IN(1) when ( BIT_SELECT = "001" and SC_EN = '1' ) else CLK_IN(2) when ( BIT_SELECT = "010" and SC_EN = '1' ) else CLK_IN(3) when ( BIT_SELECT = "011" and SC_EN = '1' ) else CLK_IN(4) when ( BIT_SELECT = "100" and SC_EN = '1' ) else CLK_IN(5) when ( BIT_SELECT = "101" and SC_EN = '1' ) else CLK_IN(6) when ( BIT_SELECT = "110" and SC_EN = '1' ) else CLK_IN(7) when ( BIT_SELECT = "111" and SC_EN = '1' ) else '0'; end RTL; 70