アナログ RF 回路設計技術 の発展に向けて 松澤昭 東京工業大学大学院理工学研究科
内容 RF 回路 ミリ波を用いた超高速データ伝送への挑戦 8Gbpsを達成した60GHz CMOSトランシーバ 300Gbpsを目指して ADC 性能推移 スケーラブルbit SAR ADC 時間領域処理を用いた7bit.GHz ADC PLL レイアウトドリブン設計とプログラマブルアナログ回路技術 新たな電気系の教育 04/5/6
アナログ RF 回路技術 アナログ RF 回路技術 : 広帯域, 高 SNR の回路を低電力で実現 低電力 ダイナミック回路 容量ベース 低電力ロス 通信容量 帯域 SNR(dB) C BW log シャノンの定理 P P S N 広帯域 低容量 微細トランジスタ 周波数補償 分布定数回路 低ノイズ 低ジッタ 低歪 非線形補償 高出力 高 SNDR
高速信号伝送と多値化および ADC 性能 3 伝送回路のデータレートは多値化数 分解能 N と帯域 BW の積に比例する高速化 高 SNDR 化が技術の進歩にとって本質的に重要 多値通信の場合 D rate N BW N: 多値化数 BW: 信号帯域 ADC の場合 D N rate f s N: 分解能 f s : 変換周波数 シャノンの定理 ADC の BW と SNR BW f s したがって C Nf s C BW log P P S N P S N P N ADC f s : 標本化周波数 N: 分解能.5 BER 0. 0.0 0 3 0 4 0 5 6) 0 6 0 7 0 8 0 9 0 0 多値変調の実現には高い SNR が必要 QPSK 6QAM 64QAM 56QAM 0 0 0 30 40 SNR (db)
4 RF 回路 ミリ波を用いた 超高速データ伝送への挑戦
60GHz 帯の超高速信号伝送 5 伝送速度を上げるには信号帯域と多値数を上げることが基本になる 6QAM 信号 Q BPSK:.7 Gbps QPSK: 3.5 Gbps 6QAM: 7 Gbps 64QAM:0.5Gbps D rate N BW I 帯域約.8GHz, 4 チャンネル
8Gbps を実現した60GHzトランシーバ 6 ダイレクトコンバージョン方式 60GHz CMOS トランシーバ I Q *K. Okada, A. Matsuzawa., ISSCC 04 TX Output RX Input PA LNA RF amp. RF amp. I Mixer I Mixer Q Mixer Q Mixer LO buf. 60GHz QILO LO buf. BB amp. 0GHz PLL control logic 60GHz QILO 04/5/6 I Q
チップ写真 7 FUJITSU 65nm CMOS 4.mm TX BB in I MIXER LO BUF. TX out RX in PA LNA Q MIXER IMIXER & RF amp LO BUF. LO BUF. Q.OSC. Q.OSC. Logic PLL RX BB out QMIXER & RF amp TX: 86m WRX: 55mW PLL: 64mW CMOS 65nm, Al+Cu TX: 86mW RX: 55mW PLL: 64mW LO BUF. Area TX.03mm RX.5mm PLL 0.90mm Logic 0.67mm
送受信機の周波数特性 8 チャネルボンディングのために広帯域 (DC~4.3GHz) でフラットな周波数特性を実現 Gain [db] 送信機 30 5 0 5 0 5 0 0.00.08.6 3.4 4.3 Frequency [GHz] Gain [db] 受信機 40 35 30 5 0 5 0 5 0 0.00.08.6 3.4 4.3 Frequency [GHz]
得られた伝送特性 9 世界初の 64QAM を実現 チャネルボンドにより 8Gbps Channel/ Carrier freq. Modulation ch. 58.3GHz ch. 60.48GHz 64QAM ch.3 6.64GHz ch.4 64.80GHz ch.-ch.4 Channel bond 6QAM Data rate* 0.56Gb/s 0.56Gb/s 0.56Gb/s 0.56Gb/s 8.6Gb/s Constellation** Spectrum** 0-0 -0-30 -40-50 55.8 58.3 60.8 0-0 -0-30 -40-50 57.98 60.48 6.98-50 60.4 6.64 65.4 TX EVM** -7.dB -7.5dB -8.0dB -8.8dB -0.0dB TX-to-RX EVM*** -4.6dB -3.9dB -4.4dB -6.3dB -7.dB 0-0 -0-30 -40 0-0 -0-30 -40-50 6.30 64.80 67.30 0-0 -0-30 -40-50 55.56 58.56 6.56 64.56 67.56
世界初の 64QAM かつ最高速伝送 0 Data rate [Gb/s] 30 5 0 5 0 5 Univ. of Toronto UCB NEC SiBeam, CEA-LETI Panasonic Toshiba 0 007 008 009 00 0 0 03 04 Year 04/5/6 Tokyo Tech UCB IMEC Broadcom
60GHz 帯超高速データ伝送技術 D BW log 信号帯域を上げる 寄生素子の削減 寄生素子の中和 広帯域インピーダンスマッチング SNR を上げる 信号電力を上げる 電力ロスを減らす 熱雑音を減らす 歪を減らす 位相雑音を減らす P N PS P D j t N P P e s NT Q I
60GHz リンクバジェット (QPSK) 6dBm(P out )-4dB(back-off)=dBm Tx アンテナ利得 :6dBi -7.5dB(.5m loss)+6dbi(tx)+6dbi(rx) 所望 CNR: 9.8dB その他 劣化要因位相雑音, PA 非線形 I/Q ミスマッチ, ISI -3dB(loss) +6dB(NF) -80.6dBm =-74dBm(kT)+93.4dB(.GHz-BW) -60.5dBm CNR +4.0dB -74.6dBm Rx
フリスの伝達公式 3 高いキャリア周波数が超高速伝送を実現するとは限らない 距離 の 乗で受信電力が減少 キャリア周波数 の 乗で受信電力が減少 受信電力 送信電力送受アンテナ利得 ( キャリア周波数を固定すると ) アンテナ間距離 実効受信電力雑音指数 キャリア周波数 アンテナ間距離 送信電力 送受アンテナ利得 実装損失
Data rate (Gbps) 50 00 50 最大伝送レート ある周波数までは周波数を上げることで伝送レートが向上できるしかし, 周波数を上げても送信電力の増大がなければ伝送レートは伸びない SNR 限界では多値化の効果は飽和 6QAMが最大速度を与える 04/5/6 点線は SNR を考慮したとき実線は SNR を考慮しないとき 64QAM Pt=0dBm 6QAM Pt=0dBm Pt=0dBm 0 0 0 00 000 キャリア周波数 (GHz) QPSK BPSK 距離 :m アンテナ利得 :6dBi NF: 6dB バックオフ : 4dB 電力ロス : 3dB 4
300Gbps 伝送に向けてのロードマップ 5 Data Rate [Gbps] 広帯域化 多値化 MIMO 56Gbps 4Gbps 8Gbps 38Gbps 7Gbps 0.5Gbps 6QAM 64QAM 04/5/6 0 03 04 05 06 07 08 09
6 ADC ADC 開発への要望は依然として高い ADC に始まり ADC に終わるか?
ADC に始まり ADC に終わる? 98 年, 世界初のビデオ用 0b ADC を開発 以来,35 年にわたり ADC を開発してきた ADC 開発には終わりが無いようである 世界初のデジタルビデオスイッチャー 56QAM 無線伝送ソウル五輪のハイビジョン中継などに使用 T. Takemoto and A. Matsuzawa, JSC, pp.33-38, 98. 7 Bipolar (3um) 0b, 0MS/s, W $ 800 IR00 Award 受賞
8 ADC の性能推移
0 信号帯域と ADC の変換方式 SNR が 84dB 以上 ( 上限は 00dB 程度 ) の場合は Σ 型 ADC 信号帯域が 0MHz 以上で SNR が 40dB 以上の場合は Pipe, SAR Pipe, Int. SAR それ以外の領域では SAR ADC が汎用的に使用できる SNR( db ) SNR0( db ) 0 log( BW ) BW: 信号帯域 9 SNR (db) 00 80 Σ (bit) 04/5/6 60 40 SAR (+ over sample) 0k 00k M 0M 00M BW (MHz) Pipeline SAR+Pipe Int. SAR SNR 0 =43dB G SNR 0 = 35dB
微細化と ADC 性能 0 FoM( 動作エネルギー ) の減少は微細化が寄与している ただし, 高 SNDR においてはさほど寄与していない Fs B. Murmann, "ADC Performance Survey 997-0," [Online].
ADC の開発傾向 :SNDR と P d /f s SNDR と変換エネルギーは比例する 現状は理論限界に迫っている 理論限界 E ADC N N 0 9.E+07 現在の最前線.E+06 P/f snyq [pj].e+05.e+04.e+03.e+0.e+0.e+00.e-0 0 0 30 40 50 60 70 80 90 00 0 0 SNDR @ Nyquist [db] ISSCC 0 VLSI 0 ISSCC 997-0 VLSI 997-0 FOMW=0fJ/conv-step FOMS=70dB 理論限界
00 90 80 ADC の開発傾向 : 信号帯域と SNDR 信号帯域が広いほど SNDR は劣化する 最近はジッタ換算でサブ ps の領域に入っている SNDR 0 log T j =ps f in T j ISSCC, VLSI 997-03 T j : タイミングジッタ (σ) SNDR [db] 70 60 50 40 30 T j =0.ps 0 0. 0 00 000 0000 BW [MHz]
3 スケーラブル bit SAR ADC
スケーラブル ADC 4 SNR (db) 信号帯域が広いときは SNR は下がっても良いが, 信号帯域が低い場合は高い SNR を実現 消費電力は変換周波数に比例するような ADC が欲しい 無線通信用 ADCのSNRは信号帯域に反比例し消費電力は信号帯域に比例する K BW K : 0. -- 3 (mw/mhz) 90 80 70 60 SNR SNR 0 0 log SDCT SDSC VCO 50 0. 0 00 BW (MHz) BW SNR 0 50dB 43dB 35dB P d 00 SNR Power dissipation (mw) P d f s 0 SDCT SDSC VCO ( db) 40 0 log( BW ISSCC 008-03 VLSI Symp. 008-0 Matsuzawa, A. Digitally-Assisted Analog and RF CMOS Circuit Design for Software-Defined Radio, Chapter 7, Springer 0. 0. 0 00 BW [MHz] )
SAR ADC: 汎用 ADC 5 SAR ADC は最も低いエネルギーで動作する ADC である この SAR を汎用 ADC として用いたい 容量ミスマッチや寄生容量によるリニアリティ劣化はデジタル的に補償する 8 4 4 Comp. ミスマッチ容量補正 シリアル容量補正 bit, 65nmCMOS, 0.03mm S. Lee, A. Matsuzawa, SSDM 03 Logic Comp CDAC
ダイナミック型比較器 6 ダイナミック型比較器は CMOS ロジックと同様貫通電流がゼロで動作する 最大 4GHz の動作が可能だが, 数 Hz の低速でも動作する ノイズが大きく 0bit 以上の高分解能化が困難であったが, 低ノイズ回路の開発により bit の高分解能化が可能となった CLK Dynamic amplifier Na Latch Nb V DD N N V DD Na Nb N3a C L C L N3b V in+ I D I D V in- For CAL M M N3a Output N3b GND M. Miyahara, Y. Asada, D. Paik, and A. Matsuzawa, "A Low-Noise Self- Calibrating Dynamic Comparator for High-Speed ADCs," A-SSCC, Nov. 008. Yusuke Asada, Kei Yoshihara, Tatsuya Urano, Masaya Miyahara, and Akira Matsuzawa, "A 6bit, 7mW, 50fJ, 700MS/s Subranging ADC," A-SSCC, 5-3, pp. 4-44, Taiwan, Taipei, Nov. 009.
ダイナミック型比較器のノイズ 7 ダイナミック型比較器の構成をラッチの前に CMOS 増幅器を設けた構成にすることで, ノイズを低減させた またノイズレベルが負荷容量でほぼ決定されることを見出し, ノイズと消費電力の最適化指針を導いた v ni kt V C V L eff os 0 5 0 4 分解能と負荷容量 C L, 消費エネルギー Ec V DD =V, V eff =0.V Vn C L (ff), E c (fj) 0 3 00 0 E c C L A. Matsuzawa, ASICON 009, pp. 8-, Oct. 009. 0. 6 7 8 9 0 3 4 分解能 (bit)
動作タイミング 8 サンプリングパルスが入力され, 立下りエッジにより逐次比較動作が開始, 回の変換が行われると変換修了フラグが立つ 変換に要する時間は -- 8ns 程度しかかからない 残りの時間は回路をオフしてリーク電流を遮断できる 消費電力はサンプリング周波数に比例 Conversion period P d f s E d Sampling Conversion ns ns:.v 8ns:.0V End flag Power on Power off
MIM 容量の限界と MOM 容量 9 MOM 容量は MIM 容量と違い微細化により容量密度が増加する したがって, 微細化プロセスを用いることで占有面積が小さくなり, 距離が短縮されるので, 高速化, 低電力化を図ることができる MOM 容量により微細化とともに容量部の面積縮小が可能である 3 MOM capacitor Density (ff/um ) 0.9 0.8 MIM 容量 MOM 容量 0.7 0.6 04/5/6 0.5 50 60 70 80 90 00 00 Design rule (nm)
消費電力特性 : スケーラブル Pd 30 完全なダイナミック動作により,ADC の消費電力は CMOS ロジックと同様動作周波数に比例する 低い変換周波数では超低電力化が可能 低い変換周波数では低電圧動作により, より低電力化が可能である 70MSps の高速動作を実現 5.0 Power dissipation [mw] 4.5 4.0 3.5 3.0.5.0.5.0 0.5.V.0V 0.8V 50MSps: mw 5MSps: 00uW 500KSps: 0uW 50KSps: uw 5kSps: 0.uW 0.0 0 0 0 30 40 50 60 70 80 Sampling frequency [MHz] S. Lee, A. Matsuzawa, et al., SSDM 03
性能比較 3 最高変換速度 :70MSps 最低動作電圧 :0.8V 最小消費電力 :.mw at 50MSps 最小 FoM:8fJ 最小面積 :0.03mm bit SAR ADCs This work [3] [4] Resolution (bit) V DD (V) 0.8... fsample (MHz) 30 50 70 45 50 Pd (mw) 0.8. 4.6 3 4. SNDR (db) 6 64 65 67 7 FoM (fj) Nyq/DC 8/8 6/33 00/45 36/3 36/9 Technology (nm) 65 30 90 Occupied area(mm ) 0.03 0.06 0. S. Lee, A. Matsuzawa, et al., SSDM 03. [3] W. Liu, P. Huang, Y. Chiu, ISSCC, pp. 380-38, Feb. 00. [4] T. Morie, et al., ISSCC, pp.7-73, Feb. 03.
SNR と信号帯域 : スケーラブル SNR 3 SNR は信号帯域が 0MHz で 6dB, デジタルフィルターで信号帯域を制限することで SNR を向上できる 帯域 MHz で 78dB の SNR を実現高い信号帯域に対してはインターリーブで対応の予定 消費電力はこれまでの通信用 ADC に比べ最少 SNR [db] S. Lee, A. Matsuzawa, et al., SSDM 03 90 80 70 60 Over sampling SAR ADC w/ OVS SDCT SDSC VCO ISSCC 008-03 VLSI Symp. 008-0 50 0. 0 00 BW [MHz] Interleaving 50dB 43dB 35dB Power dissipation (mw) 00 0 V, 50MSps Operation SDCT SDSC VCO ISSCC 008-03 VLSI Symp. 008-0 Over sampling This ADC Optimized 0. 0 00 BW [MHz]
33 時間領域処理を用いた 7bit.GSps ADC
34 ABB 用 7bit.GSps ADC の開発 6QAM 用 7bit ADC ダイナミックアンプで電圧を時間差信号に変換 時間差信号をロジックセルを用いて折り返し特性を実現 M. Miyahara, A. Matsuzawa, ISSCC 04 0.5mm Coarse SR Latch Resistive Averaging Ref ladder 0.mm D-FF x 7 Encoder Fine Interpolated SR Latch Time-based Folder x 4 04/5/6
電圧差から時間差への変換 35 ダイナミックアンプでは電位差の大きな入力ほど早く信号が出力されることを用いて, 電圧差から時間差に変換している D P3,N3 D N3 D P3 V INP3 V INN3 D P3 D N3 D P,N D P D N D P,N D P D N V INP D P L V INN D N t V INP D P V INN L D N Delay Time
時間領域での折り返し 36 タイミング上の折り返しは簡単な論理回路で実現できる AND: 遅いパルスを選ぶ D D D AND OR: 早いパルスを選ぶ D _ =D N0 OR D P D _ =D N4 OR D P6 ( 山折り : 早いパルスを選ぶ ) D _ =D _ AND D _ ( 谷折り : 遅いパルスを選ぶ )
折り返し信号間の補間 37 折り返し信号間を補間することで, 高精度な A/D 変換が可能になる Delay Time
補間比較器 38 重みづけされたインバータで補間を実現し SR ラッチでタイミングの比較を行う 時間領域では簡単なロジック回路で各種演算が行える D F D F4 3 S D F S D F4 D F D F4 S D F D F4 Q F R D F R D F3 D F D F3 D F D F3 3 R D F D F3 Q FB Q F Q F [6] D. Miyashita, et al., VLSI symp. 0
性能比較 39 GS/s 以上の Flash 型 ADC として最も高い SNDR =37.4dB を達成キャリブレーション回路無しで動作可能 消費電力が大きいが, 最適化で半減は可能 ISSCC 008 [3] VLSI 0 [8] VLSI 03 [9] This work Technology 90nm 40nm 3nm SOI 40nm LP Resolution [bit] 5 6 6 7 Power Supply [V]. 0.85. Sampling Frequency [GS/s].75 3 5. Power Consumption [mw]. 8.5 7.4 SNDR @Nyquist [db] 7.6 33. 30.9 37.4 FoMw [fj/conv.-step] 64.5 99.3 59.4 0 FoMs [db] 43.5 44.4 45.6 43.3 Core area [mm ] 0.065 0.0 0.0 0.05 Calibration Off chip Foreground Off chip No need
40 PLL 正確な周波数とタイミングを作り出す PLL の 技術革新は今後も続く
PLL 技術の革新 4 X tal X tal 04/5/6 PFD /N CP LPF DIV VCO (a) 通常のチャージポンプ PLL TDC DLPF Count DCO (d) 完全デジタル PLL ( サブサンプリング技術を使用 ) PLL 技術の革新はまだまだ続く 小面積, 低ジッタ 大面積 X tal X tal PFD IL パス VCO CP LPF レプリカ VCO DIV (b) インジェクションロック (IL) PLL ( レプリカVCOを使用 ) PFD 低ジッタ IL パス 低ジッタ CP LPF DIV VCO (c) インジェクションロック (IL) PLL ( レプリカVCOを不使用 ) 小面積, 低電力
注入同期技術 4 注入同期により, 高い周波数の発振器の位相を, より低い発振器で制御することができる Output t INJ P INJ N t Injection parallel injection 注入信号に位相が同期することで周波数が変化 04/5/6 位相雑音 ( ジッタ ) は注入信号に依存 周期が短くなる分 相対的にジッタが大きく見える 逓倍器の位相雑音 ロックレンジ PN ω L ILO ω Q o I I PN inj OSC INJ I I inj OSC 0 log( N ) N: 逓倍数 N=3 のとき 9.5dB
60GHz用低位相ノイズ直交VCO 43 60GHzの直交VCOに0GHzのPLLでインジェクションロックをかけることで -96dBc/Hz@MHzの良好な低位相ノイズを実現 ダイレクトコンバージョンや64QAMが可能となった In 0GHz matching block Qn VDD Ip それまでの60GHz 直交VCOの位相ノイズは -76dBc/Hz@MHz程度 INJn INJp Qp A. Musa, K. Okada, A. Matsuzawa, in A-SSCC Dig. Tech. Papers, pp. 0 0, Nov. 00. 04/5/6
システムクロック発生回路 44 インジェクションロック技術を用いた LSI のシステムクロック発生用リング発振器 低ジッタ, 低電力, 小面積 IL VCO,Tj=.8ps, mw, 0.0mm 従来の PLL に代わるクロック発生器今後はレイアウト合成が可能に IL VCO 性能比較 W. Deng, K. Okada, A. Matsuzawa, ISSCC 03 This work [] [] [5] IL-PLL DMDLL DPLL MDLL IL-PLL Freq. [GHz]..5.5 (0.5-.6) (0.8-.8) (0.8-.8).6 0.6 Ref. [MHz] 300 (40-300) 375 375 50 7 Power [mw] 0.97 0.89.35 6.9 Area [mm ] 0.0 0.5 0.5 0.058 0.03 Integ. Jitter [ps] 0.7 0.4 3. 0.68.4 Jitter RMS/PP.8/9.4 0.9/9. 4./33 0.93/. [ps] 0M hits 5M hits 5M hits 30M hits N.A. FOM [db] -43-48.46-8.59-33.76-5 CMOS Tech. 65nm 30nm 30nm 30nm 55nm
Injection-locked Ring Oscillator 45 差動型インバータリング VCO にインジェクションを行う DAC DAC DAC Delay Cell Delay Cell Delay Cell Injection Vout VInj W. Deng. ISSCC 03
インジェクションロックの効果 46 インジェクションロックにより位相雑音は大幅に低下 0.08GHz.3GHz Phase Noise [dbc/hz] -40-80 -0 Free Run Locked -40dBc/Hz 0k 00k M 0M Offset Frequency [Hz].99GHz.0GHz Ref.: 300MHz (40MHz-300MHz) Freq.:.GHz (0.5-.6GHz) Integrated jitter: 0.7ps (0kHz-40MHz) Pdc: 0.97mW (.GHz)
高精度時間 デジタル変換器 チャージポンプと SAR ADC を用いたサブ ps 分解能の TDC 低ノイズデジタル PLL などに使用予定 これまでの TDC はインバータ遅延を用いていたため 0ps 以下の分解能は困難であった DNL [LSB] 0 - DNL and INL in 8-bit with 0.84ps/LSB 0 3 64 96 8 60 9 4 56 47 時間分解能 : 0.8ps, 8bit, 40Msps,.5mW INL [LSB] 0 - 開発中の TDC: 0.8ps, 0bit, 00Msps, 4mW, 0.0mm 0 3 64 96 8 60 9 4 56 Code Z. Xu, A. Matsuzawa, CICC 03.
完全デジタル PLL への期待 48 PLL はいまだにデジタル化されていない数少ない分野である チャージポンプ PLL は原理的に限界があり, 完全デジタル PLL (FDPLL) はその限界を打破できる これまでは TDC などの性能が悪くその良さを活かせなかったが TDC の性能に目途がついたことで, 飛躍的な性能向上が期待できる 高性能 FDPLL の実現が私の最後の仕事の一つである X tal PFD CP LPF VCO X tal TDC DLPF DCO /N DIV 大面積 適応制御可 Count 小面積, 低ジッタ 通常のチャージポンプ PLL 完全デジタル PLL ( サブサンプリング技術を使用 )
49 レイアウトドリブン設計と プログラマブルアナログ回路技術 アナログ回路の自動設計技術への挑戦
プログラマブルアナログ回路の概念 50 アナ デジ混載 LSI において, アナログ回路の開発が困難な状況は改善されておらず, 今後ますます困難になる 微細化 低電圧化により設計難易度が上昇 設計人材の減少 ( 事業選択 集中, リストラ ) 設計コスト削減の要求 (IP 開発費減, 試作回数減 ) プログラマブルアナログ回路による解決 コア回路の種類をできるだけ絞る 微細化 低電圧化に耐えうる回路のみを選抜 レイアウトに規則性のあるもののみを選抜 (RDAC, CDAC,etc) レイアウトを含め設計の大半を自動化 ( プログラマブル化 ) する テスト容易化設計も併せて行う 04/5/6
アナログ IP 開発の問題点 : レイアウトと寄生素子 5 素子 間を結線するという従来からのレイアウト設計思想では, 決して高精度で信頼性の高いアナログ回路は実現できない C V X CDAC のレイアウト 3 C C 3 C B 7 B 8 B V ref GND Top Plate 寄生容量 (3.5fF) CDAC の回路図 MS B CDAC において,Top Plate( 青 ) と Bottom Plate( 緑 ) に 3.5fF の寄生容量が付き最大 50LSB 程度のエラーが生じた.
これからのアナログ設計 レイアウト 5 output +Vref GND レイアウトの合理性を追求 素子間配線を無くす 素子の規則性を重視 各素子のピッチを合わせる 菅原, 松澤他, アナログ RF 研究会,03 年 月
これからのアナログ設計 レイアウト はじめから容量, スイッチ, ロジックのピッチを合わせて設計する寄生容量や配線が最小になり, 性能向上, 低電力, 小面積が実現 設計の自動化もし易い SAR ADC の例 53 菅原, 松澤他, アナログ RF 研究会 03 年 月
レイアウト合成技術 54 RDAC, CDACなど規則性のあるアナログ回路を自動合成 開発期間の短縮 高速 低電力 小面積 RDAC回路 盛 松澤 他 9ビットRDACの自動合成 アナログRF 研究会 03年8月 最適構成の自動計算 SKILL言語による自動レイアウト 自動合成した RDACレイアウト 04/5/6
回路図とレイアウト図 (LOGICpn0) 55 論理回路も規則性を重視して選択し, 自動レイアウトに乗せる PMOS NMOS NMOS PMOS
ピッチを合わせる 56 LOGIC 回路 DFF 回路 スイッチ回路を一直線に配置配線
プログラマブルアナログ回路技術の今後 57 人間は技術を開発するだけ, ネットで仕様を受け付け, ネットで設計データを送る 多くのオーダーに速く, 安く対応できる 仕様の入力 ユーザー 全てオンライン 会社 開発の現状 回路図 GDS データシミュレーション結果 RDAC: ほぼ完成 CDAC: ほぼ完成 SAR ADC: 本年度中に開発 OP アンプ フィルタ : 来年度中に開発 PLL: 来年度中に開発 プログラム開発回路開発シミュレーション技術開発 開発者
58 新しい電気系の教育 技術開発に最も必要なものは人材である現在, 東工大は全学を挙げて教育改革に取り組んでいる電気系の新しい教育への取り組みのポイントを紹介する
教育体制 教育体制 授業運営方法 授業内容 59 学習指導要領 を作成し, コースで何をどう教えるかを明確する 授業の 見える化 を進め, 科目概要やTP により教員間で科目内容を相互確認し, 科目のストーリー性を高め, 教授内容の不要なダブりを防ぐ 教授内容 方法について教員間で論議し, 教材作成などで協力する 授業方法 Matlab や Spice などの世界標準のシミュレーションツールを学生に提供する 理論の可視化による理解の促進 自らパラメータや構成を変えて結果を確認する [ ミニ実験室 ] により能動的学習を促す プログラミングを身近なものにし, シミュレーション技術に慣れさせる 科目の特性により, 授業と演習の重みを変え, ビデオ教材なども充実させる 授業内容 現在の電子工学に不可欠な重要コンセプトを体系化し, シンプルに丁寧に教える スイッチングによる電磁エネルギー変換, 次の帰還系の回路 (Opamp, PLL, ΣADC etc) などの充実 線形システム論を理論の中心に据え, 回路, 信号処理, 制御を統合 時間領域特性の強化 トランジスタ以外のメモリ センサー 光デバイスなどの電子デバイスを強化 理論を理解させるだけでなく, 理論を実際に使用できる環境まで与える シミュレータの提供とシミュレーション技術の習得 学生実験などによる体験 TP (Teaching portfolio)
電気 電子コース群体系図 Matlab 行列数値計算手法 計算アルゴリズムとプログラミング 数学科目群 ランダムプロセス 工業経営 確率統計学品質管理 ITC 概論常微分, 偏微分ポールとゼロ伝達関数留数時間 周波数応答標本化 Z 変換電子計測解析学フーリエ変換離散時間 ( 電気電子 ) 及びラプラス変換システムディジタル回路 共通科目群 先端ネットワーク工学 電気電子工学創造実験 技術論文 (L ゼミ ) 情報ネットワーク設計論 電気現業実習 一般機械工学 化学技術者実践英語 60 ブール代数, 順序回路論理演算器, 全体制御 技術者倫理 材料力学概論 波の伝搬と輻射分布定数回路波動波動工学 通信理論 情報理論 通信方式変復調, 誤り訂正 04.0. 電磁気学 電磁気学 ベクトル解析 電界 磁界 信号 振動 電気回路 電気回路 電磁エネルギースイッチング電源制御工学 パワーエレクトロニクス 電気機器工学 モーター発電機 光エレクトロニクスレーザー 光ファイバー導波路工学電力系科目群 周波数応答時間応答など 3 相交流トランスなど 伝達関数状態関数 負帰還安定性 応答速度 自動制御 電力工学 電力工学 量子力学 小信号回路演算回路発振回路など 半導体物性 電気電子材料 アナログ電子回路 トランジスタ ダイオード バンド構造 PN 接合電気伝導 誘電体 磁性体 離散化 電子デバイス トランジスタ系 光 電磁物性 応用電子回路 CMOS 論理回路 PLL, ΣADC etc 集積回路工学 記憶デバイス 光デバイス 電力エネルギー変換工学 高電圧工学 原子核工学概論 電気鉄道 電気法規及び施設管理 電気機械設計及び製図 電力工学実験 必修 単位必修 単位選択 単位選択 単位点線は他学科科目 04/5/6 実験科目群 電気電子実験 電気電子実験 電気電子実験 3 数学は共通知識なので特に関連が深い科目以外は関係は非表示
電気 電子システムの技術体系 6 電気 電子システムは全てこのような構造になっている この概念をしっかり教える このためには, 回路だけでなく, 制御と信号処理を加え, 融合させる必要がある 連続時間系 微分方程式 ラプラス表記 制御 ( 負帰還 ) ノイズ 外乱 入力 d, dt dt 出力 s, s H(s) ラプラス変換 負帰還の概念 微分方程式 ポールとゼロ 時間応答 周波数応答 安定性 SZ 変換 Y 関数,Z 関数,H 関数離散時間系 システム設計は S ドメインで行い,S->Z 変換で Z ドメインに写像し CPU, DSP でデジタル制御するのが一般的 04/5/6 システムの設計 応答, 安定性 ノイズ伝達関数 z z ポールとゼロ 時間応答 周波数応答 安定性 標本化 Z 変換 ( 差分化 )
6 電気 電子システムの体系 H(s) (s) x ) y(s 入力出力 ) ( ) ( ) ( s x H s s y H(s): システム関数 伝達関数 インピーダンス アドミッタンス m n p s p s p s z s z s z s H s) H( ポールとゼロで表す pt p Ke 基本 : 指数関数応答ポールの位置で応答や安定性が決まる s j m n p j p j p j z j z j z j H ) j H( ) ( j r e ) M ( S j pm p p zn z z j pm p p zn z z e M M M M M M H j H ) ( ポール ゼロからのベクトルで決まる pm p p zn z z j j j j j j G j H ) ( 大きさと位相で表されるポール ゼロからのベクトル ) ( j r e ) M ( S j ポール角周波数ゼロ角周波数で決まる時間応答周波数特性ボード線図 04/5/6
63 教育の課題 : 現在の主要アナログ回路 V in V out V n V n V n3 ) ( s A ) ( A s ) ( ) ( ) ( ) ( ) ( ) ( ) ( s A s A s A s A s V s V H s in out - 現在は周波数, クロックの発生は PLL, オーディオや狭帯域通信は ΣADC DAC, フロントエンドは能動アナログフィルタが使われるが, 大学では殆ど教えていない 電気電子工学を卒業しても現行の電子機器の仕組みを知らない!! s ω s A u ) ( z u ω s s ω s A ) ( ) ( u z u z u z u z u ω s ω ω s ω s ω ω s s ω ω s s ω H s 完全積分器ゼロ点補償積分器これらの回路は つ以上の積分器を用いた負帰還回路で説明できる z u ω ω ζ ζ ζ ω S u p ダンピングファクター PLL の VCO ノイズ ΣADC の量子化ノイズ PID 制御と同等外乱 04/5/6
ノイズ伝達関数 64 入力端のノイズは高域で減衰するが, 他のノイズは低域で減衰し, 高域でそのまま現れる ΣADC DAC のノイズシェーピングもこのノイズ伝達関数で説明できる A ω s u ω ( s) u s A ( s) s ωz s ωu ω z Hn( s) ωu s s ωu ωz s sωn ω z Hn ( s) ωu s s ωu ω H n 3 ( ) 04/5/6 s 次の LPF の場合 s z s ωu ω z s ω u AC RESPONSES (db) 0 0-0 -40-60 -80 H ( ω n ) H ( ω n ) H ( ω n 3 ) BPF LPF ( 次 ) HPF ( 次 ) VD VDB(5)@3 05 06 07 08 PLL の VCO 位相ノイズ ΣADC の量子化ノイズ FREQUENCY (Hz) VD
まとめ 65 無線での超高速データ伝送技術を開発 60GHzのチャネルボンディングによる広帯域化と6QAMを用いた多値化によりミリ波最高速の8Gbpsを達成 300Gbpsを目指す 今後の汎用的 ADCとして高速 bit SAR ADCを開発 これまでの無線通信用 ADCの性能を最小電力で実現 オーバーサンプリング技術を用いることで,80dB 程度のSNRは可能 時間領域処理は論理回路でアナログ演算が可能になる この技術を用いたミリ波 6QAM 用 7bit,.GspsのADCを開発 PLLの高性能化 低電力化に向けて, インジェクションロック発振器, サブサンプリング技術, サブps 分解能 TDC, フルデジタルPLLなどを開発中 レイアウトドリブンのアナログ設計手法を提案 プログラムアナログ技術によりレイアウトを含めた設計自動化を推進 東工大電気系の教育への取り組みを紹介 04/5/6