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れんかよしくに
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1 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 1 STRJ WG3(FEP) 活動報告 - 今後の FEP 技術年 3 月 4 日北島洋 ( ルネサスエレクトロニクス )

2 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 2 用語集 CIP: Continuous Improvement Program COC: Chip on Chip(C2C=Chip to Chip と言われることもある ) COW: Chip on Wafer(C2W=Chip to Wafer と言われることもある ) EEMI: European 450mm Equipment & Materials Initiative EPMs: Equipment Performance Metrics FDSOI: Fully Depleted Silicon On Insulator HKMG: High-k (Dielectric) /Metal Gate (Electrode) IG: Intrinsic Gettering JEDEC: Joint Electron Device Engineering Council P/P+: P(-epi) on P+ MUGFET: Multi-Gate Field Effect Transistor PBS: Poly Back Seal SFQR: Site Front least sqares Range STT-RAM: Spin Torque Transfer Random Access Memory TSV: Through Silicon Via WOW: Wafer on Wafer(W2W=Wafer to Wafer と言われることもある )

3 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 3 Front End Processes Scope I F G H J C E D B A A: Starting Material B: Isolation C: Well Doping D: Channel Surface (Preparation) E: Channel Doping and Channel Strain F: Gate Stack (Including Flash) and Spacer G: Extension Junction and Halo H: Contacting Source/Drain Junction I: Elevated Junction and Contacts J: DRAM, Phase Change, and FeRAM Storage

4 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 4 STRJ/FEP_WG メンバーリーダ : サブリーダ : 委員 : 特別委員 ( 大学 ): 特別委員 : 北島洋 ( ルネサスエレクトロニクス ) 丹羽正昭 ( パナソニック ) 2010 年 12 月まで水島一郎 ( 東芝 ) 堀井義正 ( 富士通セミコンダクター ) 奈良安雄 ( 富士通セミコンダクター ) 羽根正巳 ( ルネサスエレクトロニクス ) 平野智之 ( ソニー ) 大路洋 ( ローム ) 永田敏雄 ( ローム ) 酒井朗 ( 大阪大学 ) クロスジェフリー ( 東京工業大学 ) 中嶋定夫 ( 日立国際電気 ):SEAJ より大形俊英 ( 日立ハイテクノロジーズ ):SEAJ より渡辺正晴 ( ニューフレアテクノロジー ) 三木克彦 ( 信越半導体 ) : 新金属協会より : 国際対応

5 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 年度活動 ITRS2009 の問題点修正を含めた 2010Update に向けた議論 3D-Integration ばらつきに関する技術調査大口径ウェーハ HKMG に関する動向調査議論 : 本日の報告対象

6 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 6 1. 国際活動 2010 FEP Updates 数件の Minor Correction のみ ( 省略 ) 2011 FEP Opportunities Starting Material:Wafer Flatness Impact( 主に EUVL) Logic Device: Timeline for HKMG, FDSOI, MUGFET, high-μ channel Flash Memory:Table Update( 3D 化 ) DRAM: Table Update( 3D 化 )? STT-RAM:New Table? 3D/TSV

7 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 7 2. 国内活動 : 技術ヒアリングなど年月講師テーマ 10 年 8 月平本先生 ( 東大 ) トランジスタの特性ばらつき丹羽委員 VL2010のトピックス 10 年 8 月 * 1 池田先生 ( 東北大 ) スピントロ二クスデバイス技術 10 年 9 月嘉田様 (ASET) 三次元集積技術 (TSV) 10 年 10 月大場先生 ( 東大 ) 三次元集積技術 (TSV) 10 年 10 月 * 2 高木先生 ( 東大 ) 新チャネル材料トランジスタ 10 年 11 月 * 2 江刺先生 ( 東北大 ) MEMS 技術 11 年 2 月渡辺委員大口径ウェーハ 11 年 3 月予定村上様 ( ニコン ) EUVLとウェーハ平坦性内山様 ( ルネサス ) ウェーハ端形状のリソへの影響 *1:PIDS(WG6) の会議 *2:ERD(WG12) の会議

2008 年まで Volume (Parts/Month) 100M 10M 1M 100K 10K 1K -24-12 2009.

8 2008 年まで Volume (Parts/Month) 100M 10M 1M 100K 10K 1K 月以降 Development Volume Alpha Tool Consortium Pilot Line Alpha Tool Beta Tool Tools for Pilot line 32nm (extendable to 2nm) M1 hp capable Beta tools by end of mm 32nm M1 hp Pilot Line Ramp 大口径ウェーハ ITRS Ramp-up Model Development Beta Tool First Conf. Papers Production Tool Months Production 22nm (extendable to 16nm) M1 half-pitch capable tools Beta Tool First Two Companies Reaching Production Production Manufacturing Production Tool K 20K 2K Years Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 8 Volume (Wafers/Month) 月コンソーシアムテストウェーハ装置デモ CIP 現在 IC メーカ Target( スケジュール ) は示さず着実な進展を示すようになっている

9 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 9 これまでの経緯 2008 年 5 月 2012 年 Pilot-Lineを公表 (Intel/Samsung/TSMC) 2008 年 1H ウェーハハンドリング法確定 (300mm: エッジ 450mm: 裏面 ) 2008 年 11 月 Mechanical Wafer Spec.(SEMI) 厚さ =925±25μm 2009 年 3 月単結晶ウェーハLoan 開始 (ISMI) 2009 年 1H Equipment Performance Metrics(ISMI) 2010 年 4 月 Process Test Wafer Spec.(SEMI) 2010 年 10 月 Intel:Pilot-line D1Xの2013 年稼動をアナウンス 2010 年 12 月 TSMC:Pilot-line@Fab12の稼動アナウンス 2010 年 12 月 Prime Wafer Spec. の議論を開始 (SEMI) 2011 年 1 月 EEMI450:450mm Prototyping-line をアナウンス (Member:ASM, ASML, Siltronic, Soitec, IMEC, Intel 等 )

10 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 10

11 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 11 テストウェハ規格抜粋テストウェハ用途 Particle Monitors Lithography Monitors Other Monitors タイプ P P or N 抵抗率 Ωcm P: Ωcm N: 1-20 Ωcm 酸素濃度 Not specified Customer specified 金属不純物 1E10/cm 2 パーティクル 0.045μm 250/wafer 500/wafer 平坦度 (SFQR) Not specified 42nm Not specified エッジ形状ノッチ SEMI M76 現行ノッチ

JEP158(2009) 2011 年には Wide I/I メモリに関する JEDEC 規格が発行される見込み Kumar, 2008 春

12 3D/TSV 典型的な MtM 技術 ( Heterogeneous Integration) で CSP 3D-SiP に続く次世代実装技術次世代の DRAM(DDR4) を実現する有力技術携帯機器で超ワイドバス化省電力化小型化に関して強い要求 JEDEC Publication JEP158(2009) 2011 年には Wide I/I メモリに関する JEDEC 規格が発行される見込み Kumar, 2008 春 ITRS 会議招待講演 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 12

13 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 13 3D/TSV プロセス TSV に加わる温度 Via First :Si 基板に Via 形成 (+ 導電材埋込 ) Tr 等形成 Via Middle : ウェーハプロセスの途中 ( 例.Tr 形成後 ) で Via 形成 Via Last : ウェーハプロセス完了 Via 形成 +3D 化 800~1000 配線工程温度 200~250 COC(Chip on Chip) :TSV を形成して Chip 化した後積層する COW(Chip on Wafer) :TSV を形成して Chip 化したものをウェーハ上に積層する WOW(Wafer on Wafer):TSV を形成したウェーハ同士を積層する嘉田さん大場先生のヒアリングから ASET( 嘉田さん ) では Via Last(Back Via) で WOW か COC 東大 ( 大場先生 ) では Via Last で WOW が中心

14 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 14 Cross Cut:FEP のミッション機械的にどこまで薄くできるのか(Open?) 薄ウェーハ後の重金属ゲッタリングはどうなるのか(FEP/PIDS) TSV 周辺のストレスそのデバイスへの影響 (FEP/PIDS) 機能も考慮してどこまで薄ウェーハ化可能か(FEP/PIDS) EM?, 冷却能力?, ゲッタリング? TSVレイアウトのグランドルールは?(PIDS/FEP) Keep Out Area( あるいは Area Penalty) Device Impact Model(PIDS/FEP) Cross Cut とは FEP/PIDS/INCT/Design and A&P ITRS 会議の議論では誰一人 Via First は想定していないようである

15 重金属ゲッタリング FEP のゲッタリングは高温工程を前提にしている高温 ( 拡散 and/or 固溶 ) 冷却 ( ゲッタサイトに固着 and/or 過飽和 ) 性質が異なる 3 種類の元素 (Fe, Cu, Ni) の発表件数が多い ITRS ではゲート絶縁膜への影響を最重要視 Via First を除外する従来とは別の観点で検討する必要がある累積件数 2002 年頃に ECS 会議でのゲッタリング関連発表件数を調べた結果 Au,Ag,Ca,Zn 各 1 件年 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 15 Fe Cu Ni Cr Co Mn Ti Al

16 Si 中の拡散係数 [cm 2 /s] 低温プロセスでの重金属ゲッタリング固溶度が大きくなる温度で拡散させ低温下でゲッタサイトに捕獲 Fe:P/P+ 層が有効 (IG も程々 ) Cu:P/P+ 層と PBS が有効 Ni:IG( と PBS) が有効拡散 (or 溶解 ) には D~1e-10cm 2 /s, 固溶度 >1e9~10cm -3 位になる温度が必要室温 ~250 では問題になる重金属は Cu と Ni Cu は室温でも動く (Ni も?) Cu-Via と Si の局所的接触により悪影響はある ( 但しプロセス = バリア膜の問題 ) ウェット系での汚染などはゲッタリングの問題になる可能性がある ( 例. ウェーハ厚さ 30μm の内の 20~25μm を p ++ にしてどうか等 ) 1E-3 1E-4 1E-5 1E-6 1E 年に滝山さん ( シルトロニックジャパン ) 講演いただいたときの資料を元に作成 ( 字サイズ等を修正 ) Co Fe Cr Cu Ni 1E Si 中の固溶度 [ cm 3 ] 1E+18 1E+16 1E+14 1E+12 1E+10 1E+08 1E+06 Co 1E Temperature [ ] Temperature [ ] Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 16 Ni Fe Cu Cr P/P+:P-epi on p+ など ( 固溶度の差を利用 ) IG: 基板内部に欠陥形成 (Intrinsic Gettring) PBS: 基板裏面に Poly-Si (Poly Back Seal)

17 Via ストレスの MOSFET への影響 Y. S. Kim( 東大 ) et al.,iedm2009, p.365 Via Last, WOW で 45nm 世代の CMOSFET ウェーハ厚さ =7μm FET 特性の劣化は見られなかった A.Marcha et al.,vl2010, p.109 Via Middle で HKMG CMOSFET 作製ウェーハ厚さ =25μm Via との距離が 20μm 以下ではストレスで Ion の低下もしくは増加が見られた Marcha et al., VL2010, p.109 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 17

18 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 18 その他のコメント - 大場先生もしくは嘉田さん - コストに関して : 微細化チップ縮小によりコスト低減効果は期待できないが高価な次世代露光装置の導入と比較すると安価になる多層化による歩留り :Logic と DRAM 多チップ積層 (WOW) の場合積層数が増える (Multi-TSV) と歩留り低下が落ちだすが 1 枚をリダンダンシーとする考え方もある微細化 +2D-Integ. での歩留り低下より遥かに良い可能性あり薄ウェーハ化する際のターゲットになる厚さは Via 径とアスペクト比で決まる現実的なターゲットは 20~30μm

19 Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 19 まとめと謝辞 1.ITRS FEP update 2010 年 : 主要な変更なし 2011 年 :Starting Material, Logic Timeline, 3D 化の議論を行う 2. 技術動向調査 450mm:2012~13 年 Pilot-line 2014~15 年量産に変更 ISMI の活動はロードマップに沿ってオンスケジュールに見える 3D/TSV:DRAM で 2012~13 年量産化を目指して進展している Hetero. Integration(MtM) に向けた検討も活性化が予想される技術調査にご協力をいただいた ( 含 : 予定 ) 平本先生池田先生嘉田様大場先生高木先生江刺先生村上様内山様に感謝します

20 以下は Backup Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 20

450mm Wafer Handling Guideline Update Front side Surface 508 µm 450mm Wafer Vertical Cross-Section Vertical Tangential Point or Surface C L Backside Surface C L Horizontal Tangential Point or Surface

21 450mm Wafer Handling Guideline Update Front side Surface 508 µm 450mm Wafer Vertical Cross-Section Vertical Tangential Point or Surface C L Backside Surface C L Horizontal Tangential Point or Surface Permitted Wafer Support and Handling Contact Area 3 mm Edge Exclusion Area 508 µm Note: Dimension According to Mechanical Wafer Rev 8 SEMI Blue Ballot Carrier Wafer Constraints Permitted to Contact Wafer Edge In this area Only ISMI Member Company Consensus to Move to Backside Wafer Handling in 450mm Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 21

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スライド 1 Front End Processes FEP WG - - NEC 1 ITRS2006 update 2 ITRS vs. 2-1 FET 2-2 Source Drain Extension 2-3 Si-Silicide 2-4 2-5 1 , FEP Front End Processes Starting Materials: FEP Si,, SOI SOI: Si on Insulator,