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さわありの
5 years ago
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1 WG3 Front-End Processes(FEP) 新材料新構造の導入を支える FEP 技術水島一郎 ( 東芝 ) 内容 STRJ FEP のメンバースコープ今年度の活動新材料新構造の導入と FEP 技術 Si ウェーハ 450mm 化状況まとめ

2 略号 FeRAM: Ferroelectric Random Access Memory HP: High Performance / LP: Low Power LOP: Low Operating Power / LSTP: Low STandby Power PDSOI: Partially Depleted Silicon On Insulator FDSOI: Fully Depleted Silicon On Insulator LGAA: Lateral Gate-All-Around VGAA: Vertical Gate-All-Around M3D: Monolithic 3-Dimensional NW: NanoWire RRAM: Resistance Random Access Memory FET: Field Effect Transistor STT-RAM : Spin Transfer Torque RAM SI InP: Semi-Insulating InP / BCB: benzocyclobutene ART: high Aspect Ratio Trench CELO: Confined Epitaxial Lateral Overgrowth STI: Shallow Trench Isolation CMP: Chemical Mechanical Polish BOX: Buried OXide 2

3 STRJ/FEP_WG メンバーリーダ : 水島一郎 ( 東芝 ) 幹事 : 羽根正巳 ( ルネサスエレクトロニクス )* 委員 : 彦坂幸信 ( 富士通セミコンダクター ) 萬田周治 ( ソニー ) 永田敏雄 ( ローム ) 寺田力 ( ローム ) 特別委員 : クロスジェフリー ( 東京工業大学 ) ( 大学 ) 奈良安雄 ( 兵庫県立大学 ) *: 国際対応特別委員 : 国井泰夫 ( 日立国際電気 ):SEAJより青木英雄 ( 日立ハイテクノロジーズ ):SEAJより渡辺正晴 ( 日本セミラボ )*: 米国 Start. Mat. WG 三木克彦 ( 信越半導体 ) : 新金属協会より 3

4 FrontEndProcess スコープ 4

5 FEP WG3 活動 2015 年度の活動方針国内活動 ITRS2.0 における FEP の課題である新構造デバイスまた ⅢⅤ 材化合物を用いる新材料デバイスに必要な FEP 技術に関する調査ウェーハ仕様に関する議論調査国際活動 ITRS 改訂に向けた FEP 技術議論 ITRS 改訂に向けたウェーハ仕様 ( フラットネス等 ) に関する議論調査 5

6 新材料新構造の導入 ITRS Lyon 会議 ( 2014 年 4 月 ) 2012 Update Note: Leadership company First Manufacturing could set more Aggressive first production target, since fast followers may trail 1 3 years Gate-stack material Channel material Structure (electrostatic control) S Metal High k Si + Stress Bulk PDSOI D Metal High k 2nd generation PIDS III/V Ge Pull-in? PIDS Acceleration - for 2012 ITRS Update FDSOI Possible Pull -in Metal High k nth generation S Multi-gate (on bulk or SOI) D High-µ InGaAs; Ge Possible Delay [ PIDS/FEP/Design HP/LOP/LSTP Sub-Team Transistor Modeling Work Underway for 2013 ITRS ] 2011 ITWG Table Timing: nm 2011 ITRS Flash Poly : 54nm 45nm nm 22nm 8nm nm ITRS DRAM M1 : 68nm 45nm 32nm 22nm 16nm 11nm 8nm MPU/hpASIC Node : 45nm 32nm 22/20nm 16/14nm 11/10nm 8/7nm 2011 ITRS MPU/hpASIC M1 : 76nm 65nm 54nm 45nm 38nm 32nm 27nm 19nm 13nm 2011 ITRS hi-perf GLpr : 54nm 47nm 47nm 41nm 35nm 31nm 28nm 20nm 14nm 2011 ITRS hi-perf GLph : 32nm 29nm 29nm 27nm 24nm 22nm 20nm 15nm 12nm Source: 2011 ITRS - Executive Summary Fig 5 新材料 : 高移動度材料新構造 :Multi Gate 6

7 新材料新構造の導入 ITRS Atlanta 会議 ( 2016 年 2 月 ) 三次元構造 (LGAA, VGAA, M3D) マルチチャネル構造が将来テハイスとして示された 7

8 新材料新構造の導入 ITRS Atlanta 会議 ( 2016 年 2 月 ) Stacked Nanowire finfet Lateral GAA Vertical Nanowire Stacked Singlecrystalline Layers Vertical GAA M3D 2024-beyond GAA: Gate-All-Around M3D: Monolithic 3-Dimensional Source: Prof. Mitra, Stanford Univ. 8

9 Stacked Nanowire / Vertical Nanowire の形成技術 J. J. Gu et al., IEDM InP (100) K. Tomioka et al., IEDM Si (111) 9

10 ⅢⅤ 族半導体材料の Si 基板上への形成課題 ITRS Atlanta 会議 (2016 年 2 月 ) 資料 10

11 Lateral Overgrowth による転位の伝搬抑止とその課題 SiO 2 Substrate InAs nucleation InAs nanopillars InGaAs No dislocations InAs growth SiO 2 Substrate +Ga SiO 2 Substrate InGaAs lateral growth 2 μm InGaAs microdiscs 2 μm 100 nm SiO2 Si InGaAs 1 μm Si M. Deura et al, J. Crystal Growth 312 (2010) 1353 T. Hoshii et al., Physica Status Solidi (c)., 5, (2008) 2733 (100) Si (110) Si (111) Si Lateral Overgrowth による ⅢV on Si 形成は (111) 基板以外では困難 11

12 成長領域の制限による Si (100) 基板上での成長 growth into high Aspect Ratio Trench N. Walden et al., VLSI symp. (2014) T32 Confined Epitaxial Lateral Overgrowth L. Czornomaz et al., VLSI symp. (2015) T172 初期成長方向の <111> 化成長領域の制限による転位の伝搬抑止 Si (100) 基板上に ⅢV on Si 構造を形成 12

Starting Material ITRS2013 Year of Production 2013 2014 2015

Substrate Diameter (mm) Highvolume 300 300 450 450 450

13 Starting Material ITRS2013 Year of Production WAS Update Maximum Substrate Diameter (mm) Highvolume Production ** IS mm ウェーハの量産時期はさらに後ろ倒し ITRS2011 ITRS

14 STRJ WS(2015 年 3 月 ) 報告資料 G450C 活動進捗 SEMICON WEST 2014 電子デバイス産業新聞 (2015 年 2 月 19 日 ) SEMICON EUROPE 2015 液浸リソグラフィ装置を導入へ 2015 年 4 月量産機出荷計画は若干不透明

15 G450C Wafer 要求 SEMICON WEST 2014 化学工学日報 (2015 年 2 月 18 日 ) ユーザーの量産遅れのため 450mm ウェーハ出荷数量は伸びていない SEMICON EUROPE 2015 スケジュールに遅れは見られるもののウェーハ要求の内容に変化はない 450mm 化は当初計画より遅れているもの検討開発のための環境は整ってきた 15

16 ヒアリング (~2016 年 3 月 ) 年月講師テーマ分類 11 年 8 月沼田敏典氏 ( 東芝 ) Si Nanowire Tri-Gate Multi-Gate 12 年 4 月藤田和司氏 ( 富士通 ) 低電圧 MOSFET 技術 Bulk CMOS 12 年 7 月木下 ERD リーダー ERD/ERM 新機軸デバイスの状況 12 年 8 月羽根委員 Mears 技術ヒアリング情報 Bulk CMOS 12 年 10 月冨岡克広氏 ( 北大 ) ⅢⅤ ナノワイヤチャネル新材料 13 年 2 月杉井信之氏 (LEAP) SOTB FDSOI 13 年 7 月入沢寿史氏 (GNC) InGaAs/Ge 三次元積層 CMOS 新材料 13 年 9 月能登宣彦氏 (SEH) FDSOI 向け 300mm 薄膜 SOI FDSOI 14 年 2 月内田建先生 ( 慶大 ) Extending the FET FET 新材料 14 年 9 月森貴洋氏 ( 産総研 ) TFET(ON 電流向上 ) FET 新材料 14 年 9 月後藤正和氏 ( 東芝 ) TFET(CMOS コンパチ ) FET 新材料 14 年 11 月遠藤哲郎先生 ( 東北大 ) スピントロニクスメモリ新材料 15 年 2 月彦坂幸信委員 ( 富士通セミコンダクター ) FeRAM メモリ新材料 15 年 8 月 Vivek Rao 氏 (AMAT) Contact Engineering 新規 FEP 技術 16 年 1 月高木信一先生 ( 東大 ) 新材料 MOSFET 新材料 16 年 2 月 Vivek Rao 氏 (AMAT) Contact Engineering 新規 FEP 技術 16 年 3 月若林整先生 ( 東工大 ) FEOL 先端技術動向新規 FEP 技術 16

17 まとめ化合物半導体等の新材料あるいは 3D 等の新構造が新規プロセス技術の採用により今後のデバイスへの導入が可能となりつつある材料構造に適合した FEP 技術の開発 ( ⅢⅤ 族材料の <111> 方向への成長など ) により 300mm Si (100) 基板を用いた ⅢⅤ on Si 構造も実現されている 450mm 化は当初計画より遅れているもの米国において検討開発のための環境は整ってきた 17

18 謝辞技術調査に協力いただいた Vivek Raoさん (AMAT) 高木信一先生 ( 東大 ) 若林整先生 ( 東工大 ) に感謝いたします 18

スライド 1

スライド 1 Front End Processes FEP WG - - NEC 1 ITRS2006 update 2 ITRS vs. 2-1 FET 2-2 Source Drain Extension 2-3 Si-Silicide 2-4 2-5 1 , FEP Front End Processes Starting Materials: FEP Si,, SOI SOI: Si on Insulator,