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- としみ ふじした
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1 WG6(PIDS 及び RF&AMS) 活動報告 ITRS2.0~ デバイス微細化の終焉と 3D Functional Scaling STRJ WS 年 3 月 4 日品川 : コクヨホール WG6 主査 : 福崎勇三 ( ソニー ) WG6 副主査 : 井上裕文 ( 東芝 ) Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 1
2 用語集 PIDS (Process Integration, Devices, and Structures) Logic HP: High Performance LP: Low Power FD-SOI: Fully-Depleted Silicon On Insulator MG: Multi Gates --- FinFET, TriGate 等の総称 NW: Nanowire LGAA: Lateral Gate All Around VGAA: Vertical Gate All Around M3D: Monolithic 3D Ge: Germanium III-V: III 族 -V 族化合物半導体 Vdd,VDD: 電源電圧 Ion: オン電流 動作時駆動電流 Wfp: W チャネル幅の footprint (MG に対応 ) Weff: 実効 W チャネル幅 (MG に対応 ) Tr.: Transistor DIBL: Drain Induced Barrier Lowering SS: Sub-threshold Swing Memory SRAM: Static Random Access Memory DRAM: Dynamic Random Access Memory RCAT: Recessed-Channel Array Transistor VCT: Vertical Channel Transistor MRAM: Magnetic (Tunneling Junction) RAM STT-MRAM: Spin-Torque Transfer MRAM PCRAM: Phase Change RAM Memory (continuation) FeRAM: Ferro-electric RAM ReRAM: Resistance RAM RTN: Random Telegraph Noise SONOS: Silicon Oxide Nitride Oxide Semiconductor MONOS: Metal Oxide Nitride Oxide Silicon Reliability TDDB: Time Dependent Dielectric Breakdown PBTI: Positive Bias Temperature Instability NBTI: Negative Bias Temperature Instability RF&AMS (Radio Frequency & Analog/Mixed -Signal ) LNA: Low Noise Amplifier VCO: Voltage Controlled Oscillator PA: Power Amplifier ADC: Analog to Digital converter SerDes: Serializer Deserializer HV: High Voltage CIS: CMOS Image Sensor Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 2
3 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリ 執筆 ; 井上委員 ( 東芝 ) メモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 3
4 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリメモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 4
5 SWG SSWG 委員特別委員 PIDS 2015 年度 WG6 メンバーと活動 主査 : 福崎勇三 ( ソニー ) 副主査 : 井上裕文 ( 東芝 ) 幹事 : 久本大 ( 日立 ) RF&AMS Logic 尾田秀一 ( ルネサス ) * 福崎勇三 ( ソニー ) Memory * 井上裕文 ( 東芝 ) 岩本邦彦 ( ローム ) 若林整 ( 東工大 ) 井田次郎 ( 金工大 ) 平本俊郎 ( 東京大 ) 高木信一 ( 東京大 ) 赤坂泰志 (TEL) 吉見信 (abeam) 杉井寿博 (LEAP) Reliability * 最上徹 (PETRA) 丹羽正昭 ( 東北大 ) * 久本大 ( 日立 ) 田辺昭 ( ルネサス ) 安茂博章 ( ソニー ) 大黒達也 ( 東芝 ) 田中徹 ( 東北大 ) 堀敦 ( 日本インター ) * 印は SSWG リーダー 国際会議 ; アメリカ (7 月 ) 井上委員 大黒委員 福崎アメリカ (2 月 ) 井上委員 福崎 国内会議 ;4 回 ヒアリング ;3 回 2015/7/17 VLSI2015 まとめ 若林特別委員 2016/1/29 Ge や III-V などの新材料 MOSFET 高木特別委員 2016/1/29 IEDM2015 まとめ 若林特別委員 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 5
6 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリメモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 6
7 PIDS 構成 ロジック HP = High Performance( 高速 ) LP = Low Power( 例 ; 高性能モバイルなど ) III-V/Ge = Si 代替となる Ch 材料 低パワーかつ高速向け メモリ DRAM Non-volatile 電荷蓄積型 FET: 浮遊ゲート (NOR and NAND) 電荷トラップ型 (NOR and NAND),SONOS,MONOS 非電荷蓄積型 FET:FeRAM, PCRAM, MRAM,STT-MRAM, ReRAM 信頼性 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 7
8 More Moore (ITRS2015) Mission More Moore を PPAC(Power Performance Area Cost) の評価軸で維持して Big Data, Mobile, クラウド (IoT, サーバ ) 用途デバイスのスケーリングを行う為に必要な物理的 電気的 信頼性の要求スペックの提示 ロジックとメモリの主流となる量産技術について 15 年間のデバイス技術ロードマップの策定 技術範囲 (PIDS):Scopes デバイス性能 ( 速度 密度 電力等 ) デバイス構造 新規プロセス インテグレーション技術 信頼性 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 8
9 Cloud and mobile computing drives More Moore ビッグデータ巨大なコンピューティングパワーを必要とするクラウド 即時性データセンサやユーザが生成し コンピューティングをエッジまで推し進める Micro(data)servers and memory Mobile Computing デバイス 配線の技術はマイクロサーバとモバイルコンピューティングの要求にミートすべき IoTのエッジコンピューティングは新たな機能性を必要としており 顧客価値を向上させる (e.g. motion processor, neural processor unit, etc.) 2.5D インテグレーションはメモリバンド幅 パワー レイテンシのスケーリングを進める Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 9
10 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリメモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 10
11 Application KPIs and PPAC scaling for More Moore High-performance computing KPI: 同一パワー密度 制約 : 温度, エネルギー消費 Edge computing KPI: 同一パワー コストにおいて性能と機能の向上 制約 : コスト バッテリ 他の部品のリークも増大 スマートセンサー KPI: リーク削減 Vth 近傍動作でのバラつき低減 制約 : フォームファクタ コスト セキュリティ More Moore platform for node-to-node PPAC value Performance: >25-30% 同一パワー Power: >50% 同一性能 Area: >50% エリア削減 Cost: <25% ウエファーコスト増 30% 同一機能チップ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 11
12 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリメモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 12
![CPP: Contacted Poly Pitch [nm] Area scaling per years ; ムーアの法則 6T-SRAM cell size [nm] Moore の法則 (Area Scaling) は近年鈍化傾向 (2 年 2.](/docs-images/102/153318471/images/13-5.jpg "8 年 ) Scaling は進行中だが鈍化傾向 SRAM-cell-size scaling は鈍化傾向 ~2015VLSI ~2016 ISSCC Intel TSMC Samsung IBM Intel TSMC Samsung IBM Moore")
13 CPP: Contacted Poly Pitch [nm] Area scaling per years ; ムーアの法則 6T-SRAM cell size [nm] Moore の法則 (Area Scaling) は近年鈍化傾向 (2 年 2.8 年 ) Scaling は進行中だが鈍化傾向 SRAM-cell-size scaling は鈍化傾向 ~2015VLSI ~2016 ISSCC Intel TSMC Samsung IBM Intel TSMC Samsung IBM Moore s law x 0.7 / 2years 22nm 16nm Moore s law x 0.5 / 2years 22nm 16nm 14nm 14nmCPU 14nmSoC 10nm 14nm x 0.5 / 2.8years x 0.7 / 2.8years Years Years Original Source;Prof. Wakabayashi, Tokyo-Tech Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 13
14 Vdd scaling slowed down since N90 Compute Key FOM: Past: Flops/Sec Now: Flops/W ALL ABOUT POWER! FDSOI Leading IDM N90: 90nm Node FOM: Figure of Merit SCE: Short Channel Effect RDF: Random Dopant Fluctuation Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 14
15 Idsat EOT Vdd Lgate 2013 ITRS, scaling knobs Scaling paradox - Slow Vdd for Idsat & fast Lgate for Rext and power Leading IDM Vdd スケーリング早い? Lgate スケーリング遅い? Leading IDM は逆の傾向を進んでいる Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 15
16 2015 ITRS 2.0 draft, scaling knobs Scaling paradox - Slow Vdd for Idsat & fast Lgate for Rext and power Leading IDM Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 16
17 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリメモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 17
18 Multiple Patterning Technology Roadmap(ITRS2015) Node 45/40nm 32/28nm 22/20 nm 16/14nm 10nm 7nm 5nm ~Beyond Litho 193nmArF ImmNA nmArF Imm. NA1.35 Align. Improvmnt Phase 1 Phase 2 SMO (Source Mask Optimization) Double Triple or Quadruple LELE LELELE SADP SAQP EUV DSA (Directed self assembly) Multi Patterning Gate Pitch Front End Metal Pitch 186~ ~117 90~70nm 55~50 Bulk Planer HKMG Gate First or Gate Last Bulk Planer Poly/SiON HK-Last Gate Last Fin FET (HKMG Gate Last) Planer FD SOI (HKMG Gate First) Ch Material : SiGe ch, III-V ch, Ge CMOS Gate Last? 142~ ~ ~52 45~ , ~24 LGAA Nano Sheet VGAA Ge, III-V Ch. Tunnel FET 2D device Graphene etc M3D 24 18, ~12 Back End Round Contact K=2.6~2.9 Via First Cu Local Interconnect K=2.4~2.8 Trench First metal Hard Mask CuMn Air Gap CuMnCo? k<2.4 Low-R wiring Material CNT Via Air Gap Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 18
19 Water Drain Water Source Technology Roadmap(images) /40nm 32/28nm 22/20 nm 16/14nm 10nm 7nm 5nm ~Beyond Litho Lens Wafer Stage Si Wafer Source Mask Lightening Cooptimize OPC Double Patterning(LELE) Triple Patterning DSA Front End 193nm Imm.ArF Source Mask Optimization Double Patterning(SADP) SiGe PMOS Stress Engineering SiGe P-Ch. HKMG GL NMOS SiC:P FDSOI Fin FET SiGe Ch FDSGOI(Pch) FDSOI(Strain) Weff boost Fin FET SAQP Ge Ge channel III-V ch. Gate All Around Lateral GAA Vertical GAA Monolithic 3D EUV MoS2 SiO2 Si 2D Material Graphene FET Back End Work in Progress - Do not publish K=2.4~2.8 Ultra low-k Air Gap CNT Via STRJ WS: March 4, 2016, WG6 Graphene Wiring Monolithic 3D( 後述 ) が 5nm 以降のキー技術として ITRS2015 採用 (ITRS 国際会議 15/7) 19
20 FinFET limit EUV introduction 2D scaling limit 3D functional scaling 7nm 以降 Tr. 構造がさらに複雑化 (ITRS2015) ~20nm Node definition: Foundry 16nm 10nm 7nm 5nm 3nm 2y 2y 2y 3y nm 10nm 7nm 5nm 3nm~ Node definition: Intel like FD-SOI Nanosheet Monolithic 3D Monolithic 3D Bulk Planer Gate Drain Source Oxide Bulk Si Gate Oxide Bulk Si Drain Drain Gate Epi Si Source Gate Source Bulk Si Drain Drain Drain Gate Epi Si Source Gate Epi Si Source Gate Source Drain Gate Source Stress 技術 SiGe Ch.(P) 実効 W 長ブースト レイヤ数ブースト Bulk Si Bulk Si FinFET Lateral Gate All Around Vertical Gate All Around Monolithic 3D (CMOS VGAA) Gate Oxide Gate Oxide Drain Spacer Gate Spacer Source Source Spacer Gate Spacer Drain Spacer Gate Spacer Source Bulk Si Bulk Si Bulk Si Bulk Si 実効 W 長ブースト Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 20
21 2015 ITRS 2.0 draft, Scaling focus & PP boosters 従来 (2D) Scaling 3D functional Scaling Performance 改善 Vdd スケーリングメリット訴求 意義を機能向上 ( 高密度 ) に絞り Shrink 継続 Node 名の補足値 ( 例 ;P70M52) を導入 Node 名が代表的寸法を表さなくなっているため (N14, N10) ;SCE, Weff scaling through cell height reduction (N7 and N5) ;parasitics, Weff efficiency, DTCO (N3 以降 ) ;ultra low-vdd and 3D functional integration Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 21
22 Architecture evolution key FEP innovations finfet Lgate/finwidth=3 Weff, SCE Lateral GAA (gate-all-around) Lgate/NWD=2 Scale Lgate ~ power reduction thermal 3D Resistive RAM Massive storage 1D CNFET, 2D FET Compute, RAM access STT MRAM Quick access Vertical GAA Lgate/NWD=2 Variability control, Rext thermal 1D CNFET, 2D FET Compute, RAM access 1D CNFET, 2D FET Compute, Power, Clock Monolithic 3D (M3D) 2024-beyond Lgate/NWD=2 Functional scaling thermal Source: Prof. Mitra, Stanford Univ. Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6
23 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリ 執筆 ; 井上委員 ( 東芝 ) メモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 23
24 メモリのトレンドと今後のスケーリング見込みメモリデバイスのスケーリング状況と今後の壁イメージ図 2016 半導体清純化の壁 露光装置解像度の壁 デバイス限界による壁 プロセス限界による壁 検査装置限界による壁 投資効率限界による壁 Industry Growth メモリ概況 2016 DRAM はデバイス限界に近づくもまだスケーリング継続 NAND はデバイス限界からメモリアレイの 3 次元化でデバイス限界を突破 NOR-Flash はデバイス限界でほぼスケーリング停止 MRAM はスケーリング継続 PCRAM/ReRAM はデバイス限界挑戦と同時にメモリアレイの 3 次元化に進む (Intel Xpoint) IRDS ITRS2.0 ITRS1.0 NAND DRAM MRAM 液浸 ArF 露光 ReRAM 倍ピッチプロセス / 二重露光 PCRAM メモリアレイ3D 化 新装置自己整合?????? NOR Work in Progress - Do not publish Timeline STRJ WS: March 4, 2016, WG6 24
25 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリメモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 25
26 DRAM 状況 ITRS 年版では ハーフピッチはほぼ変わらず 縦型トランジスタ (VCT) 導入はさらに 2 年遅れの 2018 年からと予測 以降 リセスチャネルトランジスタ (RCAT+Fin) を置き換える これに伴い 6F 2 から 4F 2 の移行も 2 年遅延し 2018 年 その後も緩やかにシュリンクは継続していくと推測される 今後 ITRS2.0 移行 (IRDS) に伴い ロードマップ自身は 2030 年まで 2 年毎 (2021 年以降は 3 年毎 ) の表示になる ITRS2.0(IRDS)More Moore の RM( 今後はこの表記 ). YEAR OF PRODUCTION Logic device technology naming P70M56 P48M36 P42M24 P32M20 P24M12G1 P24M12G2 P24M12G3 Logic industry "Node Range" Labeling (nm) "16/14" "11/10" "8/7" "6/5" "4/3" "3/2.5" "2/1.5" DRAM TECHNOLOGY Half Pitch (Calculated Half pitch) (nm) [1] Min half pitch [1] Cell Size Factor: a [11] Gb/1chip target 8G 8G 16G 16G 32G 32G 32G 従来のITRS PIDS 表記 ( 単年表記 JapanPIDSで作成 ): 以降はMore MooreのRM 表記になる予定. Year of Production Half Pitch (Calculated Half pitch) (nm) [1] Min half pitch [1] DRAM cell FET structure [6] RCAT+Fin RCAT+Fin RCAT+Fin VCT VCT VCT Cell Size Factor: a [11] DRAM Cell Transistor Gate material (Buried/Planer/Vertical+Gate material) Buried/TiN Buried/TiN Buried/TiN Vertical/TiN Vertical/TiN Vertical/TiN Gb/1chip target 8G 8G 8G 16G 16G 16G Manufacturable solutions exist, and are being optimized Manufacturable solutions are known Interim solutions are known Manufacturable solutions are NOT known Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 26
27 参考 )DRAM セルトランジスタ構造 埋め込み型サドル Fin トランジスタ ( 現在 ) 垂直トランジスタ (4F 2 化で必須 ) STRJ WS2013, WG6 PIDS 若林 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 27
28 参考 )DRAM セル配置変遷図 (8F2 6F2 4F2) Bit line contact Word line Bit line contact Word line Bit line Bit line 4F 2F 8F2 DRAM Cell -Bit line is contacted pitch and minimum pitch Bit line contact Word line Storage capacitor & node contact Storage capacitor & node contact Active area (Blue) 2F 3F Bit line 6F2 DRAM Cell -Bit line is contacted pitch but relaxed -Active area is minimum pitch 4F2 DRAM Cell -Bit line is contacted pitch and minimum pitch -Bit line is buried -Active area is pillar Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6
29 例 )DRAM 加工技術リソグラフィー EUV を用いず 20nm のキャパシタ形成用の穴を実現するため スペーサー加工を 2 回行った倍ピッチ加工を用いることで実現 J.M. Park et al., 20nm DRAM: A new beginning of another revolution, IEDM Technical Digest, p. 676, DRAM の複雑な構造は 上記のような複雑な加工を駆使し微細加工を実現している Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 29
30 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリメモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 30
31 NAND 状況 2015 年以降は各社 NAND Flash の 3D 化が完了し ロードマップは大きく変遷点を迎えた 今後積層数を増やす事で スケーリングを進めていくものと推測 従来の 2D-NAND も緩やかにスケーリングする予測であるが 多くは 3D 構造に移行する物と推測 また セルの多値記憶については SLC(1bit/cell: Single level Cell) MLC (2bit/cell: Multi level Cell) TLC(3bit/cell: Triple level Cell) と過去推移してきたが TLC QLC(4bit/Cell: Quadruple level cell) への移行は予測されず TLC が継続するものと推測 Flash Memory Technology 24 層 Year of Production DRAM ½ Pitch (nm) (contacted) MPU/ASIC Metal 1 (M1) ½ Pitch (nm)(contacted) More Moore 2.0 MPU/ASIC Contacted Gate Full pitch for node designation (nm) More Moore 2.0 MPU/ASIC Contacted Metal 1 (M1) Full pitch for node designation (nm) NAND Flash Year of Production D NAND Flash uncontacted poly 1/2 pitch F (nm) [1] Number of word lines in one 3D NAND string [4] Product highest density (2D or 3D) 256G 384G 512G 768G 1T 1.5T 2T 3T 4T 3D NAND number of memory layers [6] Maximum number of bits per cell for 2D NAND Maximum number of bits per cell for 3D NAND Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 31
32 ( 参考 )3D-NAND 構造 チャージトラップ構造の 3D-NAND Floating Gate 構造の 3D-NAND ISSCC2014, Three-Dimensional 128Gb MLC Vertical NAND Flash-Memory with 24-WL Stacked Layers and 50MB/s High-Speed Programming, Ki-Tae Park et al. IEDM2015, A Floating Gate Based 3D NAND Technology with CMOS under Array (Invited), Krishna Parat et al Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 32
33 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリメモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 33
34 PCRAM ReRAM の状況 2015 年の PC-RAM ベースのクロスポイントメモリが登場 PC-RAM ベースのクロスポイントメモリが登場し RM に追加 20nm のハーフピッチで登場しているが 今後は層数を増加させていく方向でスケーリングを進めると推測 これら Non-charge ベースのメモリ RM は今後 2D/3D と PC-RAM/ReRAM の組み合わせで構成される YEAR OF PRODUCTION Logic device technology naming P70M56 P48M36 P42M24 P32M20 P24M12G1 P24M12G2 P24M12G3 Logic industry "Node Range" Labeling (nm) "16/14" "11/10" "8/7" "6/5" "4/3" "3/2.5" "2/1.5" Logic device structure options finfet finfet finfet finfet VGAA, VGAA, VGAA, LGAA FDSOI FDSOI LGAA M3D M3D M3D VGAA NVM TECHNOLOGY Year of Production DRAM ½ Pitch (nm) (contacted) More Moore 2.0 MPU/ASIC Contacted Gate 11/2 Pitch for node designation (nm) More Moore 2.0 MPU/ASIC Contacted Metal 1 (M1) 1/2 pitch for node designation (nm) D NAND Flash uncontacted poly 1/2 Pitch (nm) D NAND Flash contacted Metal 2 (M2) 1/2 Pitch (nm) B. 3D Cross Point Memory (3D XP) [12] 3D XP technology node F (nm) D XP cell size area factor "a" in multiples of F 2 (Cross Point Selector Device) [13] Number of 3D layers [14] Number of bits per cell (MLC) [15] E. Resistive memory (ReRAM) in 3D BiCS array [28] ReRAM technology node F (nm) [29] ReRAM cell size area factor "a" in multiples of F ReRAM 3D layers (using 4F2 GAA x-y selector + high ON/OFF ratio in-layer selecting device) [31] Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 34
35 報告内容 WG6 メンバーと活動 PIDS 構成 More Moore 定義 ロジック More Moore KPI More Moore トレンド ( エリア 性能 ) テクノロジーロードマップ 7nm 以降の Tr. 構造複雑化 メモリメモリトレンドと今後のスケーリング見込み DRAM NAND PCRAM ReRAM まとめ Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 35
36 まとめ STRJ WG6 (PIDS RF&AMS) の活動を報告した 最新版 ITRS2015 に記載された 3D Functional Scaling 世代のデバイス構造を示した メモリについて 今後のスケーリング見込み 各メモリの状況を示した Work in Progress - Do not publish STRJ WS: March 4, 2016, WG6 36
スライド 1
WG6(PIDS 及び RF&AMS) 活動報告 ロジックおよびメモリデバイスの スケーリングトレンド ~FinFET で大きく変わるロジックトレンド STRJ WS 2013 2014 年 3 月 7 日品川 : コクヨホール WG6 6 主査 : 尾田秀一 ( ルネサスエレクトロニクス ) 1 用語集 PIDS (Process Integration, Devices, and Structures)
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ITRS2005 DFM STRJ : () 1 ITRS STRJ ITRS2005DFM STRJ DFM ITRS: International Technology Roadmap for Semiconductors STRJ: Semiconductor Technology Roadmap committee of Japan 2 ITRS STRJ 1990 1998 2000 2005
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Front End Processes FEP WG - - NEC 1 ITRS2006 update 2 ITRS vs. 2-1 FET 2-2 Source Drain Extension 2-3 Si-Silicide 2-4 2-5 1 , FEP Front End Processes Starting Materials: FEP Si,, SOI SOI: Si on Insulator,
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High-k & Selete 1 2 * * NEC * # * # # 3 4 10 Si/Diamond, Si/SiC, Si/AlOx, Si Si,,, CN SoC, 2007 2010 2013 2016 2019 Materials Selection CZ Defectengineered SOI: Bonded, SIMOX, SOI Emerging Materials Various
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2016 年度活動報告 リソグラフィー専門委員会 2017.05.09 高橋和弘リソグラフィー専門委員会委員長 リソグラフィ専門委員会 委員長 キヤノン ( 株 ) 高橋和弘 副委員長 ( 株 ) ニコン 奥村正彦 委員 ( 株 ) アドバンテスト 黒川正樹 ウシオ電機 ( 株 ) 笠間邦彦 ギガフォトン ( 株 ) 黒須明彦 信越石英 ( 株 ) 西村裕幸 東京エレクトロン ( 株 ) 中島英男
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SoC -SWG ATE -SWG 2004 2005 1 SEAJ 2 VLSI 3 How can we improve manageability of the divergence between validation and manufacturing equipment? What is the cost and capability optimal SOC test approach?
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WG3 Front-End Processes(FEP) 新材料 新構造の導入を支える FEP 技術 水島一郎 ( 東芝 ) 内容 STRJ FEP のメンバー スコープ 今年度の活動 新材料 新構造の導入と FEP 技術 Si ウェーハ 450mm 化状況 まとめ 略号 FeRAM: Ferroelectric Random Access Memory HP: High Performance /
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Microsoft PowerPoint - 集積デバイス工学 基礎編 2010_5 [互換モード]
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半導体メモリが新応用を開拓した例 集積デバイス工学半導体メモリ 2010 年 5 月 14 日東京大学大学院工学系研究科電気系工学竹内健 E-mail : takeuchi@lsi.t.u-tokyo.ac.jp http://www.lsi.t.u-tokyo.ac.jp p y jp アップル社の ipod nano 2005 年 9 月発売 フラッシュメモリの記憶容量によって価格の異なるラインアップ
10 IDM NEC
No.29 1 29 SEAJ SEAJ 2 3 63 1 1 2 2002 2003 6 News 9 IEDM 11 13 15 16 17 10 IDM NEC 3 12 3 10 10 2 3 3 20 110 1985 1995 1988 912001 1 1993 95 9798 199010 90 200 2 1950 2 1950 3 1311 10 3 4 4 5 51929 3
テストコスト抑制のための技術課題－DFTとATEの観点から
2 -at -talk -talk -drop 3 4 5 6 7 Year of Production 2003 2004 2005 2006 2007 2008 Embedded Cores Standardization of core Standard format Standard format Standard format Extension to Extension to test
Original (English version) Copyright 2001 Semiconductor Industry Association All rights reserved ITRS 2706 Montopolis Drive Austin, Texas
INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS 2001 EDITION EECA, European Electronic Component Manufacturers Association () JEITA, Japan Electronics and Information Technology Industries Association
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/Si FET /Si FET Improvement of tunnel FET performance using narrow bandgap semiconductor silicide Improvement /Si hetero-structure of tunnel FET performance source electrode using narrow bandgap semiconductor
( ) : 1997
( ) 2008 2 17 : 1997 CMOS FET AD-DA All Rights Reserved (c) Yoichi OKABE 2000-present. [ HTML ] [ PDF ] [ ] [ Web ] [ ] [ HTML ] [ PDF ] 1 1 4 1.1..................................... 4 1.2..................................
日立評論2008年1月号 : 基盤技術製品
Infrastructure Technology / Products HIGHLIGHTS 2008 HDD 2.5 HDD3.5 HDD 1 Deskstar 7K1000 HDD Hard Disk Drive 2006 5 PC 2.5 HDD HDD 3.5 HDD1 1 2007 3Deskstar 7K1000 3.5 HDD 1149 Deskstar 7K500 2 GMR Giant
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STRJ ITRS 2003 LSI 2004.3.4. MIRAI 100nmCMOS - Si SOI CMOS SOI MOSFET CMOS 100nmCMOS trade-off Sub 100 nm CMOS trade-off x j (ext. conc.) Nsub Vdd Vth design EOT S or Si Nsub EOT something S/D EOT SiGe
Microsoft PowerPoint - (1_IRC）STRJ_WS_2014_IRC_ver2_講演後改訂版.ppt
ITRS 2013 年版の概要と ITRS の編集方針 JEITA 半導体技術ロードマップ委員会 (STRJ) 委員長石内秀美 (( 株 ) 東芝 ) 本講演は ITRS でまとめた技術ロードマップについて説明したもので ITRS 参加企業 団体 JEITA 会員企業の個別の製品や技術開発の方向について説明したものではありません 1 主要略語一覧 (Glossary) ERD: Emerging Research
パナソニック技報
Panasonic Technical Journal Vol. 63 No. 1 May 2017 Development of Simultaneous-Capture Wide-dynamic-range Technology and Global Shutter Technology for Organic Photoconductive Film Image Sensor Masashi
設計現場からの課題抽出と提言 なぜ開発は遅れるか？その解決策は？
Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 1 WG1: NEC STARC STARC Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 2 WG1 ITRS Design System Drivers SoC EDA Work in Progress
1 薄膜 BOX-SOI (SOTB) を用いた 2M ビット SRAM の超低電圧 0.37V 動作を実証 大規模集積化に成功 超低電圧 超低電力 LSI 実現に目処 独立行政法人新エネルギー 産業技術総合開発機構 ( 理事長古川一夫 / 以下 NEDOと略記 ) 超低電圧デバイス技術研究組合(
1 薄膜 BOX-SOI (SOTB) を用いた 2M ビット SRAM の超低電圧 0.37V 動作を実証 大規模集積化に成功 超低電圧 超低電力 LSI 実現に目処 独立行政法人新エネルギー 産業技術総合開発機構 ( 理事長古川一夫 / 以下 NEDOと略記 ) 超低電圧デバイス技術研究組合( 理事長 : 豊木則行 / 以下 LEAP と略記 ) と国立大学法人東京大学は このたび マイコン等に使われる論理集積回路の大幅な省エネ化を可能とする
Microsoft PowerPoint - 応物シンポジウム201003ナノワイヤ21.ppt
シリコンナノワイヤ pfet における正孔移動度 平本俊郎陳杰智, 更屋拓哉東京大学生産技術研究所 hiramoto@nano.iis.u-tokyo.ac.jp 1. ナノワイヤトランジスタの位置付け 2. ナノワイヤ FET の移動度測定 3. ナノワイヤ nfet と pfet の移動度 4. まとめ 本研究の一部は,NEDO のプロジェクト ナノエレクトロニクス半導体材利用 新構造なの電子デバイス技術開発
2 76 MPU (MEF mask error factors) nm 9nmCD 14nmCD 2003 MEF 1.0(alt-PSM ) nmCD 5.5nmCD MPU OPC PSM 193nm 157nm 157nm (ROI) 193nm 157nm Ca
1 2003 2 CD 15 ITWG International technology working group[ ] ESH Environment, Safety, and Health[ ] TWG RET resolution enhancement techniques OAI off-axis illumination PSM phase shifting masks OPC optical
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モデリング & シミュレーションの 現状と経済的効果 モデリング / シミュレーション WG (WG10) 佐藤成生青木伸俊 國清辰也 木村光紀 泉直希 麻多進 海本博之 林洋一 藤原秀二 西尾修 中村光利 小方誠司 和田哲典 佐野伸行 三浦道子 大野隆央 谷口研二 小谷教彦 STRJ WS: March 6, 2009, WG10 1 構成メンバー 氏名組織役割主担当領域 佐藤成生 富士通マイクロエレクトロニクス主査
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1-1 1.CMOS 技術の最前線 国際半導体技術ロードマップから見た CMOS 技術動向 Trends in CMOS Technology Based on ITRS 2011 Edition 石内秀美 ITRS( 国際半導体技術ロードマップ ) は, 世界 5 極 ( 欧州, 日本, 韓国, 台湾, 米国 ) の半導体工業会 (ESIA,JEI- TA,KSIA,TSIA,SIA) がスポンサーとなって,
PIDS 委員 杉井寿博 ( リータ ー 富士通 ) 井上靖朗 ( サフ リータ ー 三菱 ) 井田次郎 ( 幹事 沖 ) 長島直樹 ( ソニー ) 只木芳隆 ( 日立 ) 麻殖生健二 ( 日立 ) 笠井直記 (Selete) 平本俊郎 ( 東京大学 ) 芝原健太郎 ( 広島大学 ) 澤田静雄 (
ロードマップの課題と今後のスケーリングについて [ 内容 ] 1. ロードマップ関連の課題 2. 今後のスケーリングについての調査 3. 新探求デバイスについて PIDS (Process Integration & Device Structures) WG 杉井 ( 富士通 ) 平本 ( 東京大学 ) PIDS 委員 杉井寿博 ( リータ ー 富士通 ) 井上靖朗 ( サフ リータ ー 三菱 )
Microsoft PowerPoint - 集積回路工学(5)_ pptm
集積回路工学 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 2009/0/4 集積回路工学 A.Matuzawa (5MOS 論理回路の電気特性とスケーリング則 資料は松澤研のホームページ htt://c.e.titech.ac.j にあります 2009/0/4 集積回路工学 A.Matuzawa 2 インバータ回路 このようなインバータ回路をシミュレーションした 2009/0/4 集積回路工学
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6 章半導体メモリ 広島大学岩田穆 1 メモリの分類 リードライトメモリ : RWM リードとライトができる ( 同程度に高速 ) リードオンリメモリ : ROM 読み出し専用メモリ, ライトできない or ライトは非常に遅い ランダムアクセスメモリ : RAM 全番地を同時間でリードライトできる SRAM (Static Random Access Memory) 高速 DRAM (Dynamic
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半導体ロードマップの 過去 現在 未来 JEITA 半導体技術ロードマップ委員会 (STRJ) 委員長 石内秀美 ( ( 株 ) 東芝 ) 本講演は ITRS でまとめた技術ロードマップについて説明したもので ITRS 参加企業 団体 JEITA 会員企業の個別の製品や技術開発の方向について説明したものではありません Work in Progress - Do not publish 1 Work
支援財団研究活動助成 生体超分子を利用利用した 3 次元メモリデバイスメモリデバイスの研究 奈良先端科学技術大学院大学物質創成科学研究科小原孝介
2009.3.10 支援財団研究活動助成 生体超分子を利用利用した 3 次元メモリデバイスメモリデバイスの研究 奈良先端科学技術大学院大学物質創成科学研究科小原孝介 研究背景研究背景研究背景研究背景データデータデータデータの種類種類種類種類データデータデータデータの保存保存保存保存パソコンパソコンパソコンパソコンパソコンパソコンパソコンパソコンデータデータデータデータデータデータデータデータ音楽音楽音楽音楽音楽音楽音楽音楽写真写真写真写真記録媒体記録媒体記録媒体記録媒体フラッシュメモリフラッシュメモリフラッシュメモリフラッシュメモリ動画動画動画動画
燃焼圧センサ
49 Combustion Pressure Sensor Kouji Tsukada, Masaharu Takeuchi, Sanae Tokumitsu, Yoshiteru Ohmura, Kazuyoshi Kawaguchi π 1000N 150 225N 1 F.S Abstract A new combustion pressure sensor capable of measuring
mobicom.dvi
13Dynamic Voltage Scaling on a Low-Power Microprocessor Johan Pouwelse 5 Koen Langendoen Henk Sips Faculty of Information Technology and Systems Delft University of Technology, The Netherlands 1 78724
45nm以降に向けたリソグラフィ技術 －ArF液浸への期待とその後の展開－
1 45nm ArF WG5 WG5 2 3 2004 Update Potential Solutions ArF EUV (ML2) 4 2004 Update Potential Solutions - Potential Solutions CD (total CD control) 4nm(3s) CD "Red" 2005 Changes to coloring, footnotes,
AD8212: 高電圧の電流シャント・モニタ
7 V typ 7 0 V MSOP : 40 V+ V SENSE DC/DC BIAS CIRCUIT CURRENT COMPENSATION I OUT COM BIAS ALPHA 094-00 V PNP 0 7 V typ PNP PNP REV. A REVISION 007 Analog Devices, Inc. All rights reserved. 0-9 -- 0 40
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STRJ WS: March 9, 2006, 0.35µm 0.8µm 0.3µm STRJ WS: March 9, 2006, 2 0.35µm Lot-to-Lot, Wafer-to-Wafer, Die-to-Die(D2D) D2D 0.8µm (WID: Within Die) D2D vs. WID 0.3µm D2Dvs. WID STRJ WS: March 9, 2006,
RW1097-0A-001_V0.1_170106
INTRODUCTION RW1097 is a dot matrix LCD driver & controller LSI which is fabricated by low power CMOS technology. It can display 1line/2line/3line/4line/5line/6lines x 12 (16 x 16 dot format) with the
DA DA シンポジウム DAS25 Design Automation Symposium 25/8/26 Gate Gate Source n Drain n Source n BOX Drain n 2 SOI 2 3 TCAD 4 PHITSTCAD (LSI)
DA DA シンポジウム 25 27 DAS25 Design Automation Symposium 25/8/26 28nm UTBB FDSOI SOI 28nm UTBB FDSOI Analysis of Soft Error Rates in a 28nm UTBB FDSOI Structure by DeviceLevel Simulation Shigehiro Umehara
1. Introduction SOI(Silicon-On-Insulator) Monolithic Pixel Detector ~µm) 2
Introduction TEG 2005.10.4 @KEK 1 1. Introduction SOI(Silicon-On-Insulator) Monolithic Pixel Detector ~µm) 2005.10.4 @KEK 2 SOI 2005.10.4 @KEK 3 SOI : Smart Cut (UNIBOND) by SOITEC Low-R Hi-R 2005.10.4
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20101221JST (SiC - Buried Gate Static Induction Transistor: SiC-BGSIT) SOURCE GATE N source layer p + n p + n p + n p+ n drift layer n + substrate DRAIN SiC-BGSIT (mωcm 2 ) 200 100 40 10 4 1 Si limit
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CMOS : swk(at)ic.is.tohoku.ac.jp [ 2003] [Wong1999] 2 : CCD CMOS 3 : CCD Q Q V 4 : CMOS V C 5 6 CMOS light input photon shot noise α quantum efficiency dark current dark current shot noise dt time integration
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INTEL プロセッサの 技術ロードマップ 2014 年 7 月 目次 Pentium から Ivy Bridge までの Intel の製品ライン 100 nm ノード超 (Gate-First) サブ 100 nm ノード : 90 nm および 65 nm (Gate-First) 45 nm 32nm および 22nm (Gate-Last 高誘電 メタルゲート ) 技術ノード 関連パラメータコンタクテッドゲートピッチ
GPGPU
GPGPU 2013 1008 2015 1 23 Abstract In recent years, with the advance of microscope technology, the alive cells have been able to observe. On the other hand, from the standpoint of image processing, the
3次元LSI集積化技術
3 LSI 3D LSI Integration Technology あらまし LSI 33DI LSI Si TSV Wafer on Wafer WOW 3 45 nm CMOS LSI FeRAM 10 m 200 3 LSI Abstract The conventional enhancement of LSIs based on Moore s Law is approaching its
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Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 1 STRJ WG3(FEP) 活動報告 - 今後の FEP 技術 - 2011 年 3 月 4 日 北島洋 ( ルネサスエレクトロニクス ) Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP
MOSFET 6-2 CMOS 6-2 TTL Transistor Transistor Logic ECL Emitter Coupled Logic I2L Integrated
1 -- 7 6 2011 11 1 6-1 MOSFET 6-2 CMOS 6-2 TTL Transistor Transistor Logic ECL Emitter Coupled Logic I2L Integrated Injection Logic 6-3 CMOS CMOS NAND NOR CMOS 6-4 6-5 6-1 6-2 CMOS 6-3 6-4 6-5 c 2011 1/(33)
1 osana@eee.u-ryukyu.ac.jp : FPGA : HDL, Xilinx Vivado + Digilent Nexys4 (Artix-7 100T) LSI / PC clock accurate / Artix-7 XC7A100T Kintex-7 XC7K325T : CAD Hands-on: HDL (Verilog) CAD (Vivado HLx) : 28y4
半導体産業 技術開発の経済性とロードマップ 2002 年度 STRJ ワークショップ 3 月 3 日 青山フロラシオン STRJ 委員長 増原利明 1 半導体産業とロードマップの歴史 2 ロードマップの予測するコスト増大要因 3 経済性を考えた半導体技術ロードマップとは 4 まとめ 半導体産業 技術
半導体産業 技術開発の経済性とロードマップ 2002 年度 STRJ ワークショップ 3 月 3 日 青山フロラシオン STRJ 委員長 増原利明 半導体産業とロードマップの歴史 2 ロードマップの予測するコスト増大要因 3 経済性を考えた半導体技術ロードマップとは 4 まとめ 半導体産業 技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 0 過去 40 年の
LMC6022 Low Power CMOS Dual Operational Amplifier (jp)
Low Power CMOS Dual Operational Amplifier Literature Number: JAJS754 CMOS CMOS (100k 5k ) 0.5mW CMOS CMOS LMC6024 100k 5k 120dB 2.5 V/ 40fA Low Power CMOS Dual Operational Amplifier 19910530 33020 23900
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213 74 AlGaN/GaN Influence of metal material on capacitance for Schottky-gated AlGaN/GaN 1, 2, 1, 2, 2, 2, 2, 2, 2, 2, 1, 1 1 AlGaN/GaN デバイス ① GaNの優れた物性値 ② AlGaN/GaN HEMT構造 ワイドバンドギャップ半導体 (3.4eV) 絶縁破壊電界が大きい
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Drain Voltage (mv) 4 2 0-2 -4 0.0 0.2 0.4 0.6 0.8 1.0 Gate Voltage (V) Vds [V] 0.2 0.1 0.0-0.1-0.2-10 -8-6 -4-2 0 Vgs [V] 10 1000 1000 1000 1000 (LSI) Fe Catalyst Fe Catalyst Carbon nanotube 1~2 nm
A Responsive Processor for Parallel/Distributed Real-time Processing
E-mail: yamasaki@{ics.keio.ac.jp, etl.go.jp} http://www.ny.ics.keio.ac.jp etc. CPU) I/O I/O or Home Automation, Factory Automation, (SPARC) (SDRAM I/F, DMAC, PCI, USB, Timers/Counters, SIO, PIO, )
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Lithography WG 活動報告 微細化の限界に挑むリソグラフィ技術 STRJ WS 2015 年 3 月 6 日品川 : コクヨホール WG5 主査 : 上澤史且 ( ソニー ) Work in Progress - Do not publish STRJ WS: March 6, 2015, WG5 Litho 1 WG5( リソグラフィ WG) の活動体制 - JEITA 半導体部会 /
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Tokyo Institute of Technology high-k/ In.53 Ga.47 As MOS - Defect Analysis of high-k/in.53 G a.47 As MOS Capacitor using capacitance voltage method,,, Darius Zade,,, Parhat Ahmet,,,,,, ~InGaAs high-k ~
単位、情報量、デジタルデータ、CPUと高速化 ～ICT用語集～
CPU ICT mizutani@ic.daito.ac.jp 2014 SI: Systèm International d Unités SI SI 10 1 da 10 1 d 10 2 h 10 2 c 10 3 k 10 3 m 10 6 M 10 6 µ 10 9 G 10 9 n 10 12 T 10 12 p 10 15 P 10 15 f 10 18 E 10 18 a 10 21
I/F Memory Array Control Row/Column Decoder I/F Memory Array DRAM Voltage Generator
- - 18 I/F Memory Array Control Row/Column Decoder I/F Memory Array DRAM Voltage Generator - - 19 - - 20 N P P - - 21 - - 22 DRAM - - 23 a b MC-Tr avcc=2.5vvbb=-1.5vvpp=4.0v bvcc=1.7vvbb=-1.0vvpp=3.0v
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第 12 回窒化物半導体応用研究会 2011 年 11 月 10 日 ノーマリオフ型 HFET の高性能化 前田就彦 日本電信電話株式会社 NTT フォトニクス研究所 243-0198 神奈川県厚木市森の里若宮 3-1 E-mail: maeda.narihiko@lab.ntt.co.jp 内容 (1) 電力応用におけるノーマリオフ型デバイス (2) / HFETにおけるノーマリオフ化 - デバイス構造のこれまでの展開
LM35 高精度・摂氏直読温度センサIC
Precision Centigrade Temperature Sensors Literature Number: JAJSB56 IC A IC D IC IC ( ) IC ( K) 1/4 55 150 3/4 60 A 0.1 55 150 C 40 110 ( 10 ) TO-46 C CA D TO-92 C IC CA IC 19831026 24120 11800 ds005516
Front End Processes 新材料導入によるブレークスルーとその課題 主査 : 窪田通孝 ( ソニー ) *: : 国際対応 副主査 : 丹羽正昭 ( 松下 )* 豊島義明 / 水島一郎 ( 東芝 ) 幹事 : 中西俊郎 ( 富士通研 ) 委員 : 武田安弘 ( 三洋 ) 池田修二 (
Front End Processes 新材料導入によるブレークスルーとその課題 主査 : 窪田通孝 ( ソニー ) *: : 国際対応 副主査 : 丹羽正昭 ( 松下 )* 豊島義明 / 水島一郎 ( 東芝 ) 幹事 : 中西俊郎 ( 富士通研 ) 委員 : 武田安弘 ( 三洋 ) 池田修二 ( トレセンティーテクノロジーズ ) 内田英次 ( 沖 ) 宮武浩 / 藤原伸夫 ( 三菱 ) 北島洋 (Selete)
ADC121S Bit, ksps, Diff Input, Micro Pwr Sampling ADC (jp)
ADC121S625 ADC121S625 12-Bit, 50 ksps to 200 ksps, Differential Input, Micro Power Sampling A/D Converter Literature Number: JAJSAB8 ADC121S625 12 50kSPS 200kSPS A/D ADC121S625 50kSPS 200kSPS 12 A/D 500mV
Introduction to Microfabrication
2005 Introduction to Microfabrication 1 1.1 Microfabrication disciplines Microfabrication technologies IC industry and related industries MEMS, solar cells, flat-panel displays, optelectronics In-plane
2 3 v v S i i L L S i i E i v L E i v 3. L urren (A) approx. 60% E = V = 0 Ω L = 00 mh urren (A) app
3 ON ON L * 3. v() = i() (3.) 3.2 L 3. L = 0 S i() = i () = i L () v () L v L () = 0 L v () = i(), (3.4) v L () = L d i(). (3.5) d v () + v L () = E, (3.6) i () = i L () = i(). (3.7) L d i() + i() = E.
untitled
1.0 1. Display Format 8*2 Character 2. Power Supply 3.3V 3. Overall Module Size 30.0mm(W) x 19.5mm(H) x max 5.5mm(D) 4. Viewing Aera(W*H) 27.0mm(W) x 10.5mm(H) 5. Dot Size (W*H) 0.45mm(W) x 0.50mm(H) 6.
今後の計画および進捗
エマージング リサーチ デバイス (ERD) の研究開発動向 東芝研究開発センター木下敦寛 2012 年度 STRJ-WG12 (ERD) メンバー リーダー : 木下敦寛 ( 東芝 ) サブリーダー : 品田賢宏 ( 産総研 ) 幹事 : 笹子佳孝 ( 日立 ) Strategy Gr.: 平本俊郎 ( 東大 ) Logic Gr.: TBD 佐藤信太郎 (AIST), 河村誠一郎 (JST),
23 Fig. 2: hwmodulev2 3. Reconfigurable HPC 3.1 hw/sw hw/sw hw/sw FPGA PC FPGA PC FPGA HPC FPGA FPGA hw/sw hw/sw hw- Module FPGA hwmodule hw/sw FPGA h
23 FPGA CUDA Performance Comparison of FPGA Array with CUDA on Poisson Equation (lijiang@sekine-lab.ei.tuat.ac.jp), (kazuki@sekine-lab.ei.tuat.ac.jp), (takahashi@sekine-lab.ei.tuat.ac.jp), (tamukoh@cc.tuat.ac.jp),
sumi.indd
S/N S/N CCDCMOS CCD CMOS & E-mail hirofumi.sumi@jp.sony.com & E-mail Tadakuni.Narabu@jp.sony.com & E-mail Shinichiro.Saito@jp.sony.com Hirofumi SUMI, Non - Member and Tadakuni NARABU, Member and Shinichiro
LMC6082 Precision CMOS Dual Operational Amplifier (jp)
Precision CMOS Dual Operational Amplifier Literature Number: JAJS760 CMOS & CMOS LMC6062 CMOS 19911126 33020 23900 11800 ds011297 Converted to nat2000 DTD Edited for 2001 Databook SGMLFIX:PR1.doc Fixed
TH-42PAS10 TH-37PAS10 TQBA0286
TH-42PAS10 TH-37PAS10 TQBA0286 2 4 8 10 11 17 18 20 21 22 23 24 25 26 27 28 29 30 31 32 33 38 42 44 46 50 51 52 53 54 3 4 5 6 7 8 3 4 1 2 9 5 6 1 4 2 3 5 6 10 11 1 2 3 4 12 13 14 TH-42PAS10 TH-42PAS10
h-hwang11phdthesis-RealizingName.pptx
黄 大 大 大 用目 手 一 大 高 士 文 目 士 文 比 士 文 士 文 士 文 黄 山 一 田 比 用 子 黄 山 一 田 力 子 士 文 12.1.19 本章の背景および目的 提案手法の概要 高速なパケット転送 分類のために使用されている TCAM の問題点 高い消費電力 チップのコスト アクセス制御リスト (access control list; ACL) フィールドの中 ポート番号の範囲表現問題
LSI ( ) ( ) ( ) ( )
1. 2 2. 5 3. 6 4. 6 5. 6 6. 6 1 7. 7 8. 7 9. 7 10. 7 11. 8 12. 8 13. 9 14. 9 15. 9 16.LSI 9 17. 10 11 7 ( ) 10 11 7 ( ) 11 11 8 ( ) 12 11 8 ( ) 14 11 9 ( ) 16 11 9 ( ) 17 18. 18 19. 20 20. 22 2 3 2 5F
PALL NEWS vol.126 November 2017
PALL NEWS November 2017 Vol.126 PALL NEWS vol.126 November 2017 NEW =2000 9660 41.4 MPa 24 MPa NFPA T2.06.01 R2-2001 CAT C/90/* (1x10 6 0-28 MPa 1x10 6 29 120 C 60 C 450 Pa 340 Pa 1 MPa JIS B 8356-3/ISO
DAS27 27/9/ BTI BTI [5] CMOS NMOS PMOS [6] NMOS PMOS NOR BTI 2 BTI 3 BTI 4 BTI Bias Temperature Instability (BTI) BTI BTI 2 NBTI (Negative BTI)
![DAS27 27/9/ BTI BTI [5] CMOS NMOS PMOS [6] NMOS PMOS NOR BTI 2 BTI 3 BTI 4 BTI Bias Temperature Instability (BTI) BTI BTI 2 NBTI (Negative BTI)](/thumbs/76/74386748.jpg "DAS27 27/9/ BTI BTI [5] CMOS NMOS PMOS [6] NMOS PMOS NOR BTI 2 BTI 3 BTI 4 BTI Bias Temperature Instability (BTI) BTI BTI 2 NBTI (Negative BTI)")
DAS27 27/9/ NOR PMOS 6 NMOS 3 Threshold Voltage Conversion Method of Frequency Fluctuations Using Current Starved Ring Oscillators Ryo Kishida Jun Furuta Kazutoshi Kobayashi Abstract: It has been difficult
2 1997 1M SRAM 1 25 ns 1 100 250 1,000 DRAM 60 120 ns 50 5 10 50 10 20 ms 5,000,000 0.1 0.2 1
1 2 1997 1M SRAM 1 25 ns 1 100 250 1,000 DRAM 60 120 ns 50 5 10 50 10 20 ms 5,000,000 0.1 0.2 1 CPU 1 1 2 2 n CPU SRAM DRAM CPU 3 4 5 6 7 N+ N+ P SRAM DRAM 8 Computer Architecture 9 DRAM 3 4 10 11 Ta 2
untitled
1 CMOS 0.35um CMOS, 3V CMOS 2 RF CMOS RF CMOS RF CMOS RFCMOS (ADC Fabless 3 RF CMOS 1990 Abidi (UCLA): Fabless RF CMOS CMOS 90% 4 5 f T [GHz] 450 400 350 300 250 200 150 Technology loadmap L[nm] f T [GHz]
SONY HAD Sensor に関する SONY と NEC の特許戦争 (1994~2002) SONY の 1975 年の HAD Sensor 特許に対する NEC からの攻撃内容の詳細 NECの1980 年の埋め込みPhotodiode 特許では BASE 領域を完全空乏化することを特許請
SONY HAD Sensor に関する SONY と NEC の特許戦争 (1994~2002) SONY の 1975 年の HAD Sensor 特許に対する NEC からの攻撃内容の詳細 NECの1980 年の埋め込みPhotodiode 特許では BASE 領域を完全空乏化することを特許請求しているが すでに上記の2 件の萩原 1975 年特許の実施図で完全空乏化が明示されている また その埋め込み層の電位は
Microsoft Word - 新規Microsoft Office Word 文書.docx
( ) ENTRAN ENTRAN / DRAM 2 3 () 4 (off chip) MOS Tr 5 6 / SSD / Ⅲ. 研究開発成果 3.3 研究開発項目毎の成果 2 不揮発アーキテクチャの研究開発 不揮発アーキテクチャの研究開発 実施者 : 中央大学, エルピーダメモリ (20 年度のみ ) 目的 研究開発項目 で得られたメモリを用い 現行のアーキテクチャの消費電力に対し実質上 /
Linda
1 METROLOGY ITRS IC IC 1/10 FIN IC 2 3 SOI ITRS 2003 10 32nm FINFET High-k Low-k FEP SOI 22nm Cu ( ) CIM computer integrated manufacturing APC advanced process control CoO(Cost Of Ownership) 3 2005 CD
Plastic Package (Note 12) Note 1: ( ) Top View Order Number T or TF See NS Package Number TA11B for Staggered Lead Non-Isolated Package or TF11B for S
Overture 68W ( ) 0.1 (THD N) 20Hz 20kHz 4 68W 8 38W SPiKe (Self Peak Instantaneous Temperature ( Ke)) SOA (Safe Operating Area) SPiKe 2.0 V ( ) 92dB (min) SN 0.03 THD N IMD (SMTPE) 0.004 V CC 28V 4 68W
インテル アーキテクチャプラットフォーム リーダーシップ 2000 年 12 月 21 日 第 14 回数値流体力学シンポジウム インテル株式会社 ia 技術本部本部長坂野勝美
インテル アーキテクチャプラットフォーム リーダーシップ 2000 年 12 月 21 日 第 14 回数値流体力学シンポジウム インテル株式会社 ia 技術本部本部長坂野勝美 インテル アーキテクチャ プロセッサロードマップ 2000 年第 4 四半期 2001 年上半期 サーバ / インテル Pentium III インテル Itanium ワークステーション Xeon プロセッサプロセッサ パフォーマンスインテル
LM837 Low Noise Quad Operational Amplifier (jp)
Low Noise Quad Operational Amplifier Literature Number: JAJSBB7 600 Low Noise Quad Operational Amplifier 2000 8 Converted to nat2000 DTD ds009047tl/h/9047 33020 19860602 10 V/ s ( ); 8 V/ s ( ) 25 MHz
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swk(at)ic.is.tohoku.ac.jp 2 Outline 3 ? 4 S/N CCD 5 Q Q V 6 CMOS 1 7 1 2 N 1 2 N 8 CCD: CMOS: 9 : / 10 A-D A D C A D C A D C A D C A D C A D C ADC 11 A-D ADC ADC ADC ADC ADC ADC ADC ADC ADC A-D 12 ADC
Keysight Technologies 高精度動特性評価・パルスＩＶ評価に対応
Keysight Technologies B1500A DCIV ACIVIV IV - 1. 03 Keysight IV - Product Overview B1530A B1500A WGFMU WGFMU ALWG1 WGFMU 200 M/s 16 MHzALWG 10 ns45 MHz WGFMU WGFMU WGFMU ALWG I/V B1500A IV FETI d V g I
OPA134/2134/4134('98.03)
OPA OPA OPA OPA OPA OPA OPA OPA OPA TM µ Ω ± ± ± ± + OPA OPA OPA Offset Trim Offset Trim Out A V+ Out A Out D In +In V+ Output In A +In A A B Out B In B In A +In A A D In D +In D V NC V +In B V+ V +In
Tanner EDA Application Notes (L-Edit, DRC, LVS, SPR)
Tanner EDA Web http://www.tannereda.com Tanner EDA Web http://eda.tanner.com/eda/supportmain/login L-Edit... 2... 2... 2... 3... 4 Windows... 4 L-Edit... 5 L-Edit... 9... 10 ASCII... 11... 11... 11 DRC...
Express5800/320Fa-L/320Fa-LR
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
記者発表開催について
2014 年 6 月 4 日 東京工業大学広報センター長大谷清 300mm ウエハーを厚さ 4µm に超薄化 -DRAM で検証 超小型大規模三次元メモリーに威力 - 概要 東京工業大学異種機能集積研究センターの大場隆之特任教授は ディスコ 富士通研究所 PEZY Computing( ペジーコンピューティング 東京都千代田区 ) WOW アライアンス ( 用語 1) と共同で 半導体メモリー (DRAM)
LM358
LM358 2 DC LM358 5V DC 15V DC micro SMD (8 micro SMD) LM358 LM2904 LM258 LM158 20000801 19870224 33020 23900 11800 2002 3 ds007787 Converted to nat2000 DTD added avo -23 to the first page Edited for 2001
LM193/LM293/LM393/LM 回路入り低動作電圧低オフセット電圧コンパレータ
LM193,LM2903,LM293,LM393 LM193/ Low Power Low Offset Voltage Dual Comparators Literature Number: JAJSB74 2 LM293 2.0mV 2 A/D VCO MOS LM293 TTL CMOS LM293 MOS LM393 LM2903 Micro SMD 8 ( 0.3mm) Squarewave
AMR日本語版書式
ISSN 1347-4448 ISSN 1348-5504 5 2 (2006 2 ) 2005 11 16 1 UMC LSI SoC Solution Foundry 90nm 65nm 100nm UMC TSMC UMC SoC SoC 90nm 200mm 300mm 300mm UMC UMC UMC UMC SoC 1 2005 11 16 GBRC GBRC 2006 Global
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LER/LWR WG4 /WG5 /WG6(PIDS)/WG11 65nm WG11 1 LER/LWR 2004 UPDATE LER/LWR 2 1. LER/LWR 2. * * 3. 4. * Lithography/PIDS/Interconnect 5. 3 1. LER/LWR Line-Edge Roughness (LER) L y Line-Width Roughness (LWR)
Taro12-イノベ－ション経営研究会
1 3 4 25. 31 46 54 63 63 71 79 90 BP 101 112 126 135 10 1990 21 1970 80 Made In America 80 90 1987 52 93 98-1 - (1) (2) (3) (4) - 2 - - 3 - ( 1980 1990 1990 10 21 PHP 1998. - 4 - 80 1976~1980 1987 52 1988
Microsoft Word - 10gun_04hen_04.doc
10 群 ( 集積回路 ) 4 編 ( メモリ LSI) 4 章不揮発性大容量メモリ ( 執筆者 : 仁田山晃寛 )[2010 年 1 月受領 ] 概要 Code Storage Memory または Data Storage Memory として大容量のメモリ LSI を提供する不揮発性大容量メモリの最近の技術動向を概観し, 今後の技術展望を論じる. 本章の構成 本編では, 不揮発性大容量メモリの代表例として,NAND-flash
2003
第 4 章 WG3 FEP( フロントエンドプロセス ) 4-1 はじめに 2008 年までは WG3 のカバーする技術領域は Starting Materials Surface Preparation Thermal/Thin Film Doping Front End Etch というトランジスタ形成の要素プロセスと DRAM Flash Memory PCM(Phase Change Memory)
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B1 er. 3.05 (2019.03.27), SPICE.,,,,. * 1 1. 1. 1 1.. 2. : student : jikken. [ ] ( TarouOsaka). (, ) 1 SPICE ( SPICE. *1 OrCAD https://www.orcad.com/jp/resources/orcad-downloads.. 1 2. SPICE 1. SPICE Windows
資料1－3
WPT (2017) ( ) *JST Center of Innovation ( 13- ) Last 5X * 16 8, 15 7, 14 6 METLAB 16 20, 15 18 WPT * IEEE MTTS Wireless Power Transfer Conference ( 11-, ) MTTS TC-26 (Wireless Energy Transfer and Conversion
Potential Solutions
ITRS 2004 Update ITRS 2004 12 1 2004 ITRS Update,, - P. Gargini - - W. Arden - - H. Sohn - P. Gargini - 2004 ITRS Update 2004 Update Technology Node DRAM M1 2003 ITRS (hpxx ) 2004 Update Technology Node
Linda
INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS 2013 EDITION プロセスインテグレーション デバイス 及び構造 THE ITRS IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY COMMERCIAL CONSIDERATIONS
03_委託テーマ発表資料（その２）（p.89-p.134).pdf
89 MEMS 2 / 5-0 0-20 90 3 Beyond-CMOS CNT CNT CNT NEC 4 NEDO (80 NEDO 2008.05 Nature Nanotechnology NEDO (8 22 CNT CNT NEDOPJ CNT NEDO M 3 5 Nature Nanotechnology 3, 289-294 (2008) 6 9 7 8 92 9 (!!! '!!!
Microsoft PowerPoint - SDF2007_nakanishi_2.ppt[読み取り専用]
![Microsoft PowerPoint - SDF2007_nakanishi_2.ppt[読み取り専用]](/thumbs/94/118227082.jpg "Microsoft PowerPoint - SDF2007_nakanishi_2.ppt[読み取り専用]")
ばらつきの計測と解析技術 7 年 月 日設計基盤開発部先端回路技術グループ中西甚吾 内容. はじめに. DMA(Device Matrix Array)-TEG. チップ間 チップ内ばらつきの比較. ばらつきの成分分離. 各ばらつき成分の解析. まとめ . はじめに 背景 スケーリングにともない さまざまなばらつきの現象が顕著化しており この先ますます設計困難化が予想される EDA ツール 回路方式
LMC7101/101Q Tiny Low Pwr Op Amp w/Rail-to-Rail Input and Output (jp)
,Q /Q Tiny Low Power Operational Amplifier with Rail-to-Rail Input and Output Literature Number: JAJS809 CMOS SOT23-5 CMOS LMC6482/6484 PHS (PDA) PCMCIA 5-Pin SOT23 CMOS 19940216 33020 23900 11800 2006