目次 はじめに 1 第 1 章ゲームの内容 テトリス ルール 2 第 2 章設計方法 設計の概要 FPGA について VHDL について LCD SRAM 設計の流れ 5 第 3 章ゲーム

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1 卒業研究報告 題目 FPGA と LCD を用いたゲームマシンの設計 指導教員 橘昌良助教授 報告者 笠原拓二 提出日平成 18 年 2 月 20 日 高知工科大学電子 光システム工学科 1

2 目次 はじめに 1 第 1 章ゲームの内容 テトリス ルール 2 第 2 章設計方法 設計の概要 FPGA について VHDL について LCD SRAM 設計の流れ 5 第 3 章ゲームマシン仕様定義 仕様検討 テトリス本体の仕様 テトリスの動作周波数 テトリスのアルゴリズム SRAM の動作 ディスプレイの仕様 大まかな機能分割 15 第 4 章 HDL 設計 VHDL による記述 VHDL 宣言部 同期回路設計とリセット信号 ディスプレイ制御回路 同期信号用のカウンタ設計 アドレス計算 LCD_controller の状態遷移 LCD_controller のシミュレーション結果 SRAM 制御部の設計 26 2

3 4.3.1 SRAM アクセスタイミング メモリーコントローラの状態遷移 Memory_controller のシミュレーション結果 テトリス本体の設計 テトリスの状態遷移回路 データ構造 アルゴリズム詳細 テトリスのモジュール構成 39 おわりに 40 謝辞 41 参考文献 42 付録 1 LCD_controller の VHDL 記述 43 付録 2 Memory_controller の VHDL 記述 48 3

4 はじめに 携帯電話に代表される情報端末やカーエレクトロニクスなどでは ソフトウェアとハードウェアから構成されている組み込みシステムとして製品化されている このような組み込みシステムでは 小型化 低価格化 低消費電力化への要求から 回路の高機能化とともに複雑化が進んできた そのため システム LSI の設計には 大規模な回路を短期間で設計し さらに設計資産を再利用できるような設計方法が考えられてきた 近年の LSI 設計 開発現場ではハードウェア記述言語 (HDL:Hardware Description Language) による設計が主流になってきている HDL は プログラミングの構文に似ていて 回路の機能を言語レベルで記述するだけで論理合成することができ 容易に回路の設計 シミュレーションを行うことができる これにより 従来のゲート レベルでの設計よりも大幅な設計期間の短縮がかなった [1] 本研究では HDL による回路設計を学ぶために プログラムによる回路の作成 書き換えが可能な FPGA を用いて テトリスというゲームマシンの設計を行なった 研究の概要 経過について本論文に報告する 本論文は全 4 章構成になっている まず 第 1 章で設計するゲームの内容について説明し 次の第 2 章で設計の流れ 各装置の概要などを説明する 第 3 章は 2 章の内容をより具体化したもので 第 4 章から実際の設計の内容についての解説になっている 最後に 付録として VHDL のソースを添付する 4

5 第 1 章 ゲームの内容 この章では 今回製作するゲーム テトリス の概要を簡単に紹介する 1.1 テトリス テトリス (Tetris, 露 Тетрис) は 1980 年代末から 1990 年代初めにかけ 世界各国で大流行したコンピューターゲームである もともとは旧ソ連の科学者アレクセイ パジトノフ (w:alexey Pajitnov) が教育用ソフトウェアとして開発したものであったが その後ライセンス供給が様々なゲーム制作会社に対してなされ 各種のプラットフォーム上で乱立する状態になった なお テトリスのもつ数学性 動的性 ならびに知名度から テトリスをゲームプログラミングの練習題材として用いられる例がしばしばみられた ゲームの内容は 1 つの画面を次々と落下してくるブロックを積み上げ それをひたすら消していくという単純なアルゴリズムのパズルゲームである 次に ゲームのルールについて解説する [10] 1.2 ルール フィールドは格子状のブロックを敷き詰めることが可能な領域からなる 片面型テトロミノ状のブロックピースがフィールド上方から 1 つずつ落下してくる プレイヤーは 落下中のブロックピースを 90 度単位で回転させるか 格子単位で左右に移動させるか ブロックピースを高速に落下させるかのいずれかの操作をすることができる ブロックピースがフィールド最下段 または他のブロックの上に着地すると そのブロックピースはブロックとしてフィールドに固定される そして新しいブロックピースがフィールド上方に出現し 再び同じ処理が繰り返される 格子の特定の行がすべてブロックで埋め尽くされると その行にあるブロックが消滅し得点となる 同時に多くの行を消去するほど高得点が得られる ( 特に 4 段消しを テトリス と呼ぶ ) 消滅した行の上にあったブロックは 消えた行数分落下する 固定されたブロックがフィールドの最上段まで積み重なるとゲームオーバーとなる 以上がテトリスの基本的なルールである 詳しいアルゴリズムについては第 3 章から解 説する 5

6 第 2 章 設計の方法 この章では 設計に関する概要や使用したデバイスについて説明する 2.1 設計の概要 本研究では 近年 デジタル回路設計手法として一般的になってきたハードウェア記述言語の 1 つである VHDL を用いて回路の機能設計を行う 設計した回路の実装には 源発振 30MHz ほどで動作する FPGA を用いる また ゲーム画面表示用として LCD フレームバッファ用として SRAM を使用する ( 図 2.1 参照 ) テトリスの動作 全体の制御 VHDL で記述 FPGA LCD SRAM Controller 図 2.1 全体の構成イメージ 6

7 2.1.1 FPGA について FPGA(Field Programmable Gate Array) とは PLC(Programmable Logic Device) の一種で その名前のとおり内部の倫理を回路設計者がプログラムできる LSI である プログラムによって容易に内部倫理を再構成できるため 回路実装後の動作シミュレーションをした後でも機能の変更 追加を行うことができる [1] VHDL について VHDL(Very high speed integrated circuit Hardware Description Language) とはアルゴリズム レベルからゲート レベルまでの抽象度の広い範囲においてデジタルシステムをモデル化することができるハードウェア記述言語である 言語レベルでの記述から 自動設計 (Design Automation : DA) ツールにより論理合成 配置配線を自動化できるため 従来の回路図入力に比べ大幅に設計期間を短縮することができる また 大きな特徴として C 言語のようにプログラムを先頭から順に処理するソフトウェア記述と違い ハードウェアを設計する上で欠かすことのできないデジタル回路での並列動作を 正確にモデリングすることができる 詳しい記述方法については第 4 章で解説する [1][2] LCD(Liquid Crystal Display) 液晶を利用した表示装置 2 枚の偏光板と液晶分子を利用して光の透過率を調整することにより 画像を表示する 液晶分子自体は発光しないため光源となるバックライトが必要となる CRT ディスプレイや PDP など他の表示装置に比べて薄くて軽いので 携帯用コンピュータや省スペースデスクトップパソコン等によく使われている 以前まで LCD を代表とする表示デバイスはコストが高く 自動車や民生機器などの組み込み機器で使われることはあまりなかったが 携帯電話や薄型テレビなどの普及により LCD のコストがかなり下がった そのため 最近では組み込み機器向けに必要十分な機能に絞り込んだグラフィックス LSI も生産されている SRAM(Static Random Access Memory) プログラムやデータを記録保持する装置の一種 記憶素子としてフリップフロップ回路を用いるもので アクセス速度が速く消費電力が小さいという特徴があるが 回路が複雑になり集積度を上げにくいという欠点を持つ 電源を切ると記憶内容は失われる 非同期 SRAM シンクロナス( 同期 )SRAM デュアル ポート SRAM などいろいろなバリエーションがあるが 本研究ではもっとも一般的な非同期 SRAM を使用する 7

8 2.2 設計の流れ 工程 設計データ 概念設計 仕様検討 仕様書 動作設計 ブロック分割 ブロック図 HDL コーディング ソースコード データパス設計 コンパイル テストベンチ RLT シミュレーション 論理設計 論理合成 配置配線 ネットリスト 物理設計 FPGA ダウンロード 回路情報 製造 実機検証 図 2.1 FPGA 開発フロー 図 2.1 は FPGA 設計の基本的な流れである 上位レベルの工程から順に設計を行ってい くが 下位レベルで問題がでたら上位レベルに戻って検討しなおす必要がある 次に 順 を追いながら各工程について簡単に解説していく [6] 1. 仕様検討これから作成する回路の機能を決める 実際の設計では要求仕様が提示されるので 制約事項を踏まえて設計に着手できるレベルまで仕様を詳細に決めていく この段階で どの機能をどのように実現するかのイメージがあれば 後の工程がスムーズに進められる 8

9 2. ブロック分割仕様が決定してもいきなり HDL で記述するのは困難なので 機能別にいくつかのブロックに分割する 機能の切り分けが終わったら それぞれの機能ブロック間でどのようにデータ 制御信号が流れているのかブロック図を書いて明らかにする 3. HDL コーディング 分割した機能モジュールごとに HDL を用いて RTL(Register Transfer Level ; レ ジスタ転送レベル ) で記述する 4. コンパイル FPGA 化できない HDL コードをシミュレーションしても意味がないので まずは記 述したコードに問題がないかどうかを FPGA 開発ツールでチェックする 5. RTL シミュレーション テストベンチを作成して シミュレーションで HDL コードの論理検証を行う 6. 論理合成 配置配線論理合成ツールを使用して RTL の HDL コードをゲート レベルのネットリストに変換する 生成されたネットリストに従って FPGA 開発ツールで部品を配置し 配線する 必要に応じてバック アノテーション ( 配置配線後の遅延情報を反映したシミュレーション ) を実施する 7. FPGA ダウンロード FPGA 開発ツールで FPGA へ渡す回路情報 ( ビットストリーム ) を生成し ダウン ロード ケーブルを介して回路情報を FPGA へ転送する 8. 実機検証 FPGA を実際に動作させて検証する 以上の手順で 次章から実際にテトリスを製作した流れにそって解説していく また 本論文では工程 1~2 が第 3 章 工程 2~5 が第 4 章 工程 6~8 が第 5 章にそれぞれ対応 する 9

10 第 3 章 ゲームマシン仕様定義 この章では 本研究で使用したデバイスの動作の仕組み 制約条件や テトリスの動作 仕様について大まかに説明する 3.1 仕様検討 初めに ゲームのルールや動作 各デバイスの仕様を解説する テトリス本体の仕様 まず ユーザーインターフェースの部分について下図に示す 左右回転 下 Start Reset 図 3.2 入力インターフェース 図 3.1 テトリス画面 図 3.3 使用するブロック 10

11 図 3.1 は実行中のゲーム画面である ゲームフィールド内は 10*24 段で構成され 画面の右上に次のブロック 右下に各データを表示する データの意味はそれぞれ次のとおりである SCORE : ゲームの得点 ブロックを消すと加算される 一度に消す段数に比例して多くの点数が加算される Lines : 消去した段数をカウントする 一定値に達すると Level を加算する Level : ブロックピースの自動落下速度に影響する 図 3.2 はゲームコントローラーである 以下に説明する 5つのキーで 回路全体を制御する Right_key : ゲーム実行中において ブロックピースの右方向移動を入力する Left_key : ゲーム実行中において ブロックピースの左方向移動を入力する Down_key : ゲーム実行中において ブロックピースの下方向移動を入力する Turn_key : ゲーム実行中において ブロックピースの回転を入力する Start/Stop_key : ゲーム待機状態の時 ゲーム開始信号 Start を入力する また ゲーム実行中の場合 ゲーム内容を保持したままゲーム待機状態へ遷移する その間ディスプレイの表示はオフになる Reset_key : ゲームを初期状態にもどす 図 3.3 はゲーム内で使用するブロックである 基本となる各色 7 種に回転後のブロックも 含め 計 19 個のブロックが登場する 回転後のブロックデータもそれぞれ SRAM に記憶 しておく テトリスの動作タイミングブロックの自動落下速度を 100ms~500ms くらいとして回路設計を考えた場合 内部クロック (30MHz=33.3ns) に比べて極端に遅い また キー入力による操作を考えても あまり高速で動作する回路だと設計しづらくなる よって テトリス本体の回路には内部クロックを分周した 1KHz 程度 (1ms) で設計する 11

12 3.1.3 テトリスのアルゴリズムここでは テトリスの動作について解説する テトリスのアルゴリズムについては すでに Web で C 言語によるソースコードが紹介されているので それを参考にアルゴリズム確認 動作検証をおこなった [9] まず テトリスの主な処理として 以下のようにまとめられる メイン トップモジュールとして 各処理の呼び出しとゲーム実行中か否かの判定を行う 初期化処理 ゲーム内の各データを初期化する ブロック生成処理 新しいブロックをランダムに生成する ブロック落下処理 ブロックの自動落下の処理 ブロック操作処理 キー入力に応じた制御を行う ブロック移動処理 ブロックを移動させる処理 ブロック回転処理 ブロックを回転させる処理 重なり検査処理 移動 回転後のブロックが壁と重なってないか判定する 画面描画処理 画面の表示を更新する ブロック固定処理 壁と接触したブロックを固定する 消去判定 消去処理 フィールド全段において消去判定を行い ブロックの横 1 列揃ったラインを消去し 得点を加える 図 3.4 はテトリスのプログラム構造を大まかにまとめた関係図である SPD(Structured Programming Diagrams) という表記法を使用している 基本的な処理の流れとしては 各ブロックを結んだ線上を上 > 右 > 下の優先順位で進んでいき 枝の端まできたら最初の枝の下方向へ進んでいく [3] 12

13 レベル 1 レベル 2 レベル 3 テトリス 前処理 ゲーム初期化処理 各初期値の設定 (WHILE : 否ゲームオーバー ) ブロック作成処理 ブロック座標初期化 (IF : キー入力検出 ) 画面更新処理 乱数発生 ブロック操作処理 入力キー判定 ブロックデータ再配置 (IF : カウント一定未満 ) then 時間をカウント else ブロック落下処理カウントの初期化後処理ゲーム終了 右 左 下 (SWITCH : 入力キー ) (IF : 重なり検査 ) 移動処理 (IF : 重なり検査 ) 移動処理 (IF : 重なり検査 ) (IF : 重なり検査 ) ゲームオーバー処理ブロック座標更新画面更新処理回転後ブロックロード 回転 移動処理回転処理 (IF : 重なり検査 ) 移動処理ブロック固定処理ブロック作成処理画面更新処理 (IF : 重なり検査 ) 回転前ブロックに戻す画面更新処理 (IF : 消去判定 ) 消去処理得点計算画面更新処理 図 3.4 テトリスプログラム SPD 13

14 3.1.4 SRAM の動作メモリとして 512k 8 ビット構成の非同期 SRAM を使用した アドレスバス幅 19 ビット データバス幅 8 ビットで CS( チップセレクト ) OE( アウトプット イネーブル ) WE( ライト イネーブル ) の 3 つの制御信号により動作を決定する 各制御入力と動作状態の関係は表 3.1 のようになっている [8] 表 3.1 FUNCTIONAL DESCRIPTION( データシートより ) CS OE WE I/O Pin Mode Power H X X High-Z Deselected Standby L H H High-Z Output disabled Active L L H Dout Read Active L X L Din Write Active CS はデバイスの選択状態をあらわす 制御信号は負極性であるので L のとき信号がオンとなり デバイスが選択状態になる 選択状態でないとき ほかの入力ピンはすべて無視される OE はデータ出力バッファを開く信号を意味し WE は SRAM への書き込み信号を意味する ただし WE と OE の両方を L にした場合 WE が優先されるため リード動作を行うときは WE を H にしておかなくてはならない 非同期 SRAM はその名のとおり 特定のクロック信号に同期して動くようなことはなく 入力信号の状態に対応して動作する また リード時に有効なデータが確定したことや ライト時にデータを受け取ったということを示す信号はないので データシートのタイミング図から読み取りながら設計する必要がある リード ライトサイクルについて それぞれ 2 パターン計 4 種類のアクセス方法を解説していく 14

15 OE コントロールド リードアドレスを制定させて CS= L WE= H とした状態で OE をアサート (L レベル ) することによりデータを I/O ピンに出力する また CS WE OE がリード状態の条件を満たさなくなると SRAM は I/O ピンのドライブをやめ ハイ インピーダンスになる ( 図 3.8 参照 ) アドレスコントロールド リード上記の CS= L WE= H OE= L の状態のままアドレスを変化させることにより 新しいアドレスのデータを I/O ピンに出力させる つまり アクセス状態のままアドレスだけを変えて違うアドレスのデータを読み込む ただし 高速 SRAM の一部にはデバイスが選択状態でアドレス変化をさせると誤動作するような物もあるので この使い方が許されるか否かは事前の確認が必要である WE コントロールド ライトアドレスを制定させて CS= L の状態で WE をアサート (L レベル ) すると I/O ピンはハイ インピーダンス状態になり その後ホストがデータを確定させる データの書き込み動作は WE の立ち上がりエッジで行われる CS コントロールド ライト WE をあらかじめアサートした状態で CS を利用してデータを書き込む WE が先にア サートされているので デバイスが選択状態になるのと同時にライト状態になる 15

16 3.1.5 ディスプレイの仕様 本研究では SHARP 製 5.5 インチパッシブカラー液晶モジュール LM32C041 を使用し た LCD の外形は 150mm(W) 116mm(H) 25mm(D) 表示画素は 320( 縦 ) 240( 横 ) RGB 間引き式階調コントロール回路を内蔵しており 垂直同期信号 水平同期信号 ド ットクロック RGB 各ビットの表示データ入力により RGB 各 8 階調 512 色を表示する 表 3.2 はタイミングの定格値 図 はそれぞれ同期信号に対するデータ入力のタイ ミングを示している [7] 表 3.2 インターフェースタイミング定格表 項目 定 格 値 MIN TYP MAX フレーム周期 12.5ms - 20ms クロック周期 100ns - - HSYNC H レベル幅 376DCK - - HSYNC H レベル幅 248HSYNC - - L レベル HSYNC 幅 3DCK - - L レベル VSYNC 幅 3HSYNC - - VSYNC HSYNC 3H 4H 240H +4H Line data Y=1 Y=240 (a) 水平方向のタイミング HSYNC DCK 3DCK 48DCK 320DCK +8DCK RGB data X=1 X=320 (b) 垂直方向のタイミング 図 3.5 データ入力タイミング図 16

17 y 座標 HSYNC (240.1) (1.1) 320DCK (1.1) (1.320) (2.1) 240H ( ) (240.1) ( ) ( ) (320,1) x 座標 VSYNC (a) 通常の配置画面 図 3.6 画面上での動作 (b) ゲームでの配置 タイミング図の動作の説明 VSYNC は画面縦方向の同期信号 HSYNC は横方向の同期信号を表している データ入力の流れとしては 図 3.5(a) に示すように まず VSYNC の立ち上がりから HSYNC4 周期 (379DCK) をカウントし その後 HSYNC1 周期ごとに 1 行分のデータ入力が開始される 1 行分のデータ入力に関しては 図 3.5(b) に示すように HSYNC の立ち上がりから DCK(dot clock)48 周期をカウントし その後 DCK( に同期して 1 画素のデータが LCD に入力される この流れを繰り返しながら 図 3.6(a) に示すように画面左上隅から掃引を開始し 右下隅で 1 画面分の掃引を完了する 本研究での使い方テトリスのゲーム画面は縦長であるので LCD を 90 度時計回りに回転した配置で使用し よって x,y 座標の進み方は図 3.6(b) のようになる また デジタル入力の液晶の場合 アナログ入力の液晶と違い画像データを送り続けなくても画面を保持し続けることができる 図 3.4 を見てもわかるとおり テトリスの場合 画面更新処理はそう多くない したがって 通常時 LCD の同期信号を止めておき テトリス本体回路からの画面描画要求があった時のみ1フレーム分動作するよう設計する 画面を連続して描画し続ける場合 DCK の 1 周期を LCD からの SRAM アクセスとテトリス本体からの SRAM アクセスに二分して割り当てなくてはならないため 連続描画よりかなり設計を簡素化できる LCD のフレーム周期 12.5ms~20ms と テトリス本体の動作周波数 (1KHz=1ms) を考えると ゲーム動作への影響も少ないと思われる V シンク (VSYNC:vertical synchronous) H シンク (HSYNC : horizontal synchronous) 17

18 3.2 大まかな機能分割 前節で得られた要求仕様をもとに 大まかな機能分割を行い 入出力を明確にする 1 つのモジュールだけで記述することもできるが 大規模で複雑な機能だと機能記述が散乱し 不具合が発生しやすくなりデバッグも大変になってしまう 設計データの再利用性を高めるという意味でも 見通しのよい機能ブロックへ分割していく まず 最上位ブロックの入出力を明らかにする ( 図 3.7 参照 ) 図 3.7 のブラックボックスを いくつか機能ブロックに分割したものが図 3.8 である 内部の主な回路はほとんど順序回路であるので 複数の有限状態機械 (finite state machine : FSM) で構成される Right key Left key Down key Turn key Start/Stop Reset key Clock FPGA h_sync v_sync DCK LCD data bus(9bit) CS OE WE SRAM data bus(8bit) LCD SRAM address bus(19bit) 図 3.7 最上位ブロックの入出力仕様 スイッチ パルス制御部 テトリス メイン回路部 LCD メモリ 制御部 LCD SRAM 図 3.8 大まかな機能ブロック図 18

19 DFF Controller DFF DFF DFF tetris FSM LCD 制御 FSM LCD DFF DFF T_CLK Memory 制御 FSM SRAM GEN 図 3.8 全体の機能ブロック図 図 3.8 について 右のモジュールから順に簡単に説明する LCD 制御 FSM テトリス本体からの制御信号により LCD 同期信号を発生し 画面を描画したり非表示に したりする L_con(LCD_controller) というモジュール名で設計する メモリ制御 FSM テトリス本体からの SRAM アクセスと LCD からのアクセスに対しバス調停を行い SRAM アクセス用の制御信号を操作する Mem_con(Memory_controller) というモジュール名で設計する tetris FSM テトリスの動作を記述します 図 3.4 のアルゴリズムを参考に さらにいくつかのステー トマシンで構成される Tetris_main というトップモジュールから設計していく DFF T_CLK コントローラーからの入力信号のチャタリングを防止するとともに 入力パルスを DFF によって保持する T_CLK では 源発振からのクロックを分周してテトリス本体用のクロック (1kHz 程度 ) を生成する 19

20 第 4 章 HDL 設計 この章では まず VHDL の基本的な記述のしかたについて説明する その後 各機能ブ ロックについて RTL で記述できるところまで詳細に設計する [1][2][4] 4.1 VHDL による記述 VHDL の基本構造は図 4.1 に示すように ライブラリ宣言とパッケージ宣言で始まり エンティティ宣言で入出力ポートを定義し アーキテクチャ宣言に動作を記述していく library ライブラリ名 ; use ライブラリ. パッケージ名.all; ライブラリ宣言 entity エンティティ名 is port( 信号 1 : in std_logic; 信号 2 : out std_logic); end エンティティ名 ; エンティティ宣言 architecture インプリメンテーション名 of エンティティ名 is signal node1 : std_logic; 内部信号宣言部 begin 動作記述部 end インプリメンテーション名 ; アーキテクチャ宣言 図 4.1 VHDL の言語構造 20

21 4.1.1 VHDL 宣言部 ライブラリ宣言ライブラリは あらかじめ定義されたデータの集まりである このライブラリを使用するための宣言を行う IEEE ライブラリは VHDL 記述において必須であり最初に必ず library IEEE; と記述する パッケージ呼び出しパッケージは データ タイプなどをまとめたものである とりあえず基本的な型が定義されている std_logic_1164 は必須 また 最後の all はパッケージ中のすべてを使うという意味である エンティティ宣言エンティティは 回路の入出力ポートを定義する entity エンティティ名 is と end エンティティ名 ; の間に信号の方向と属性を列挙する 信号の方向は 入力 (in) 出力(out) 双方向 (inout) の 3 種類 属性はビット (std_logic) とバス (std_logic_vector) を主に使用する std_logic_vector ではデータ幅を指定する このとき downto で定義すると最上位ビットが番号の大きい信号に割り当てられる to で定義した場合逆になる アーキテクチャ宣言アーキテクチャ宣言は architecture インプリメンテーション名 of エンティティ名 is で記述する 本体は ノード宣言部と動作記述部からなる ノード宣言部では 動作記述部で用いるノード名 ( モジュール内部でのみ使い 外部には出力しない内部信号名 ) を宣言する signal ノード名 : 属性 ; 動作記述部は 回路の動作について記述していく部分である begin と end で囲み この間に記述する 21

22 4.1.2 同期回路設計とリセット信号 同期回路大規模な回路を確実に動作させるためには すべてを同期回路で設計する必要がある 同期回路とは 一定周波数の信号 ( クロック ) に従ってすべてのフリップフロップが同じタイミングで動作する回路を意味する よって 一定の順序で処理していく回路やフリップフロップを使うような回路では プロセス文のセンシティビティリストに clk を記述する プロセス文については下記に説明している [1][2] リセット回路回路の電源投入時の過度状態では回路の内部状態がどう定まるかが全く不明である また プログラムが暴走して制御不能になった場合 回路を再び初期状態にしてリスタートする必要がある このような目的で回路を初期化するのがリセット信号である 上記の clk と同じくセンシティビティリストに加えて記述する 同期信号と非同期信号 D フリップフロップの一般的な記述を下に示す 1 process( CLK, reset ) 2 begin 3 if ( reset = 0 ) then 4 Q <= 0 ; 5 elsif ( CLK event and CLK = 1 ) then 6 Q <= D; 7 end if; 8 end process; 動作記述部の begin から end の間は全て同時に実行されるが process 文で囲まれた部分は上から順に実行され 下の process 文で最初に戻る 1 行目の () 内はセンシティビティリストと呼ばれ () 内に記述された信号の値が変化した時のみ process 文が実行される 5 行目の識別子 event は遅延属性というもので 信号 CLK が変化しているとき真 (TRUE) を返す すなわち 5 行目によりクロックの立ち上がりを検出し クロックに同期して入力を出力に伝盤させている 一方 reset 信号はクロックに同期した信号ではないため if 文の最初に記述している なお 同期信号によるデータ入力では 入力信号を保持 確定するための時間 ( セットアップ タイム ) と ( ホールド タイム ) が必要であるため クロックの周波数とデータの入力タイミングに注意しなければならない [1] 22

23 4.2 ディスプレイ制御回路の設計 第 3 章で分割した機能のうち 画面表示を制御するモジュール (LCD_controller) について 解説する 図 4.2 は信号入出力を表したブロック図であり 信号の内容については表 4.1 に 示している clk v_sync T_main reset LCDRD_en DISP_en LCD_controller h_sync DCK DISP RGBdata(9bit) LCD SRAM SD(8bit) LCDRD_en_off T_main A_count(17bit)_N Mem_con 図 4.2 LCD_controller のエンティティ図 表 4.1 LCD_controller の入出力仕様 信号 clk reset LCDRD_en DISP_en SD A_count_N LCDRD_en_off v_sync h_sync DCK DISP LCD_red LCD_green LCD_blue 意味システム内部クロック (30MHz) リセット入力テトリス本体からの画面更新要求テトリス本体からの画面表示 off 要求 SRAM 直結のデータ入力 (8bit) 表示画素アドレスの SRAM 出力 (17bit) テトリス本体への画面更新終了出力 LCD の垂直同期信号 LCD の水平同期信号 LCD の画素同期信号ディスプレイ表示オフ出力赤色画素データ (3bit) 緑色画素データ (3bit) 青色画素データ (3bit) 23

24 内部の動作は テトリス本体の制御信号によるステートマシンと v_sync1 周期分のカウンタで構成される SRAM へのデータアクセスについては SRAM をリード状態にしたままアドレスの値を変更することで 1 フレーム分のデータを連続で読み出す構成としている また LCD へ出力するデータ幅は 9bit であるが SRAM のデータ幅が 8bit であるため青色出力 3bit のうち B1 と B2 に同じ値を出力するようにしている [5] 同期信号用のカウンタ設計 LCD の画面表示は VSYNC HSYNC DCK の 3 つの同期信号により動作しているため それぞれの同期信号用の 3 つのカウンタが必要になる また 表示させる画素を選ぶための SRAM のフレームバッファ対するアドレスカウンタも必要である そのため モジュールの内部に次のような 4 つのカウンタを設計した S_count(2bit) DCK を発振させるためのシステム内部クロックの 2bit カウンタ clk の立ち上がりに同期して1ずつ加算されていき 0~3 の範囲を遷移していく S_count0~1 の間 DCK=0 S_count2~3 の間 DCK=1 という条件付信号代入により DCK を発生させる システムクロックが 30MHz なので DCK は 7.5MHz となる 133.3ns DCK S_count(3bit) System clock(30mhz) 33.3ns 図 4.3 DCK 発振タイミング図 24

25 D_count(10bit) HSYNC 用の DCK カウンタ 563 個のドットクロックをカウントする D_count0~2 の 時のみ HSYNC=0 として HSYNC を発生させる HSYNC DCK 3DCK 48DCK 320DCK 192DCK 562, 0, 1, 2, 3, 50, 51, 370,371 D_count 図 4.4 HSYNC 発生タイミング図 H_count(8bit) VSYNC 用の HSYNC246 進カウンタ DCK カウンタ により HSYNC をインクリメントする 247 カウントで 1 画面の表示終了であるので ここで全てのカウンタを初期化状態にして VSYNC と HSYNC を 1 に固定する VSYNC HSYNC 3H 4H 240H H_count 0, 1, 2,3,4, 5,6, 7, 図 4.5 VSYNC 発生タイミング図 A_count(17bit) 読み込む画素データのアドレスを計算する LCD の画素数が であるため のカウンタを作ればよいが テトリス本体から SRAM にアクセスする時のアドレス計算を簡潔にするため までカウントする 画像データの表示は VSYNC HSYNC の立ち上がりからそれぞれ 4H 48DCK 後となるため 図 のカウンタのタイミング図を参照に D_count=51,H_count=7 からカウントを開始する 25

26 4.2.2 アドレス計算 SRAM のアドレス幅は 19bit であり 0~ 番地までデータを格納することができる 本研究では x 座標に下位 9 ビットを割り当て 上位 10 ビットを y 座標に割り当てて使用する すなわち横方向 512 画素 縦方向 1024 画素のメモリ空間が作成される ( 図 4.6 参照 ) こうすることにより アクセスしたいアドレスの計算は y 座標の値を左に 9 ビットシフトした値とx 座標の値の or をとるだけで アクセスしたいアドレスを生成することができる ( 図 4.7 参照 ) (0.0) (319,0) (511,0) 1 フレーム (0,239) 他画像格納用 その他 (0,1023) (511,1023) 図 4.6 メモリ領域 アクセスしたいアドレス (10,1) x 座標 or y 座標 = アドレスの深さ 10 進数 =522 番地 y x = アドレス図 4.7 アドレス計算例 上記のアドレス計算を満たすため アドレスのカウント (A_count) は x 座標 9bit512 分までカウントしている 深さ (x,y) 0 (0,0) (0,0) (319,9) x 座標 9bit (511,0) 1 2 (1,0) (2,0) 表示領域 y 座標 8bit 表示領域 非表示領域 (320,0) (551,0) (511,0) 非表示領域 512 (0,1) 512*240-1 (511,239) 図 4.8 フレームバッファのアドレス空間 26

27 4.2.3 LCD_controller の状態遷移 LCD_controller の状態遷移図を下に示す 通常 LCD には同期信号をとめた Idle 状態であり 画面には前の画面更新処理で表示された画像が保持されている テトリス本体からの画面更新要求 (LCDRD_en=1) が入ると活性化状態となり 各種カウンタにより同期信号を発生し 1 画面表示処理をおこなう 1 画面の処理が終わるとテトリス本体へ終了信号 (LCDRD_en_off=1) を返し (LCDRD_en=0) の入力により Idle 状態へ遷移する また ユーザーインターフェース部のコントローラーの stop 信号入力により ディスプレイ表示オフ要求 (DISP_en) が入力されると DISP_off 状態へ遷移する テトリスの実行が停止している間 画面の表示がオフになる Idle 待機 DISP_en=1 LCDRD_en=0 not DISP_en=0 DISP_en=0 LCDRD_en=1 not LCDRD_en=0 DISP_off 画面表示 オフ LCD_act 画面描画 実行 図 4.9 LCD コントローラーの状態遷移図 27

28 4.2.4 LCD_controller のシミュレーション結果 VHDL コーディング 論理合成 シミュレーションには ALTERA 社の PLD 総合開発ツール QuartusⅡ WebEdition(v5.1) を使用した LCD_controller のシミュレーション結果を以下に示す なお VHDL コードについては論文末の付録 1 に示している (A) 0~1μs のシミュレーション結果 (B) 0~2ms のシミュレーション結果 図 4.10 LCD_controller のシミュレーション結果 28

29 4.3 SRAM 制御部の設計 SRAM アクセスに関する制御信号の発生 テトリス本体と LCD コントロール部からの SRAM アクセスの際のバス調停を行う回路を設計する この回路の入出力は以下のように なる LCDRD_en CS TR_en OE Tetris TW_en WE SRAM TD(8bit) SD(8bit) TA(19bit) A_count_N(17bit) Clock Reset LCD_controller Memory contoroller SA(19bit) 図 4.11 メモリコントローラーブロック図 表 4.2 メモリコントローラーの入出力仕様 信号 意味 clk システム内部クロック (30MHz) reset リセット入力 LCDRD_en テトリス本体からの画面更新要求 TR_en テトリス本体から SRAM へのデータ要求 TW_en テトリス本体から SRAM への書き込み要求 TD テトリス本体とのデータバス (8bit) TA テトリス本体とのアドレスバス (19bit) A_count_N LCD_cont からのフレームバッファアドレス (17bit) CS チップセレクト ( 非極性 ) OE アウトプットイネーブル ( 非極性 ) WE ライトイネーブル ( 非極性 ) SD SRAM とのデータバス (8bit) SA SRAM とのアドレスバス (19bit) 29

30 4.3.1 SRAM アクセスタイミング SRAM へのアクセスタイミングとして データシートのタイミング定格値を参考に次のようなアクセスサイクルを設計した [8] リードサイクル ライトサイクル共に3ステートでクロックに同期した制御信号の操作を行い 全 4クロックサイクルでの SRAM アクセスとなっている また LCD によるリードサイクルにはアドレスコントロールドリードで行っているため テトリス本体からのリードアクセスとは別のステートにより操作する R0 R1 R2 Idle R0 R1 R2 Idle clk Address 33.3ns taa=~70ns trc=70ns~ CS OE Data out Data Valid 図 4.12(a) テトリス本体からのリードサイクル 30

31 W0 W1 W2 Idle W0 W1 W2 Idle clk Address CS WE Data in Data Valid 図 4.12(b) テトリス本体からのライトサイクル clk DCK Address Data out Data Valid CS OE 図 4.12(c) LCD からのリードサイクル 図 4.12 SRAM アクセスタイミング図 31

32 4.3.2 メモリコントローラーの状態遷移 図 4.12 を参考に状態遷移図でまとめたものが図 4.13 である W0 CS=L WE=L TW_en=1 Idle CS=H OE=H WE=H TR_en=1 R0 CS=L OE=L W1 R1 LCDRD_en=0 LCDRD_en=1 W2 CS=H WE=H LCD_act CS=L OE=L R2 OE=H 図 4.13 メモリーコントローラーの状態遷移図 32

33 4.3.3 Memory_controller のシミュレーション結果 Memory_controller のシミュレーション結果を以下に示す なお VHDL コードについ ては論文末の付録 2 に示している 図 4.14 Memory_controller の単体シミュレーション結果 33

34 4.4 テトリス本体の設計 第 3 章でまとめたテトリスの仕様 大まかなアルゴリズムをもとに HDL で記述できる までに詳細に分析していく テトリスの状態遷移回路第 3 章では処理の内容 順序についてまとめてプログラム構造図 ( 図 3.4) を作成した しかし 逐次実行のソフトウェアプログラムから作成したものであり すべての回路が同時に動作するように記述する HDL でそのまま構成を設計するのは困難である そのため HDL では外部信号によって内部の状態が遷移する 状態遷移回路によって構成を考えていく 本状態遷移回路は 以下のような 11 種類の状態とする 状態遷移図を図 4.15 に示す 1 Init 各信号 レジスタの値を初期化する 2 Idle ゲーム開始の待機状態 画面表示はオフになっている 3 Run ゲーム実行状態 各種入力信号により複数のステートに分岐する 4 R_shift Right_key の入力により ブロックを右に移動させる 5 L_shift Left_key の入力により ブロックを左に移動させる 6 Rot Turn_key の入力により ブロックを回転させる 7 Drop Down_key 入力 もしくは一定時間経過により ブロックを下移動する 8 Check_L ブロックが横一列揃ったラインがないか調査する 9 Delet_L 横一列揃ったラインを消去し 上のブロックを 1 段ずらす 10 Create_B 新しいブロックを作成し 画面初期位置へ配置する 11 End ゲームオーバー画面を表示し 初期化の実行を待つ 各状態の詳しい処理については 節より順番に解説していく 34

35 1 Init start_key 初期化 初期化完了 11 2 End Idle 再開待機 実行待機 3 start_key ブロック配置 error ブロック Run 実行状態 ゲーム準備中サイクルゲーム実行中サイクル 10 Create_B 配置完了 Right_key 4 ブロック生成 Left_key R_shift 右移動 消去列なし 移動完了 5 8 Check_L line 調査 消去列消去完了発見 移動 error 時間経過 or Down_key 7 Turn_key 6 Rot 回転 L_shift 左移動 9 Delete_L Drop line 消去 下移動 図 4.15 テトリスの状態遷移図 35

36 4.4.2 データ構造 各状態についての解説の前に まず テトリスの画像データの扱い方について解説する ゲーム画面の構成を図 4.16 ブロックの構成について図 4.17 に示す 画面構成ゲーム画面は LCD を時計周りに 90 回転させた配置であるから ブロックの落下方向は x 座標系で考える事になる すなわち ブロックの下移動 =x 加算 右移動 =yの減算 左移動 =yの加算 という具合になる また ブロックの移動範囲は (40,100)~(279,199) の格子内とする ゲーム画面の右上は 次に出現するブロックを表示する ( 図 4.16 参照 ) x 座標 320 dot (0,0) (319,0) y 座標 240 dot (40,100) (279,100) (40,199) (279,199) (0,239) (319,239) 図 4.16 ゲーム画面の構成 36

37 ブロックデータの構成ブロックの取り扱いに関しては 図 4.17 左上のように ドットを 1 セルとし このセルを 4 つ組み合わせたものとして考える 各セルごとにそれぞれ位置情報を示すアドレスを持ち ブロックの移動 回転はこのセル単位ごとに管理する ブロックデータをフレームバッファに書き込む際も 1 セル分の処理を 4 回繰り返すことによりデータを書き込んでいく また ブロックには 7 つの種類があり さらにそれぞれ対応する回転後のデータがあるため ブロックの種類ごとに 7 つの識別子を用意する この識別子は ブロックの回転動作だけでなくブロックの色分けの判定にも使用する 1 8 ドット 1 (0,0) (10,0) 1 セル (0,10) (10,10) 保持する 座標 灰データ 黄データ 白データ 画素構成 図 4.17 ブロックの構成 37

38 4.4.3 アルゴリズム詳細 図 4.15 に示した状態遷移をもとに 各状態での処理内容について順に解説していく 1 Init 回路起動時 リセット信号入力時 または End 状態から start 入力があった時に実行する回路初期化状態 リセット信号のトグルにより各内部信号の値を初期化し SRAM のフレームバッファに対し初期画面データを書き込む 各レジスタに初期値を与え初期ブロックの作成が終わると 次の Idle 状態へと遷移する 2 Idle Init による初期化の終了 もしくは Run 状態から start 入力があった時の状態 LCD に対して画面表示オフ信号 (DISP_en) を出力する以外には特に何も処理をしない start 入力が入るまでゲームの実行を待機する 3 Run ゲーム実行中のメインとなる状態 start 入力でゲーム一時停止状態へ 各ブロック操作キー入力 および一定時間経過で それぞれ 4~7のブロック制御状態へ遷移する なお 時間経過による状態遷移にはカウンタを用いるが 時間のカウントは Run 状態時だけでなく移動 回転処理状態にもカウントしていくことにする こうすることで 移動信号を入力し続けることによるブロックの落下停止を防ぐことができる 各状態への遷移の制御と時間のカウントを許可するだけで メインとはいえ特に複雑な処理はしない 4 R_shift Run 状態から Right_key の入力により ブロックを 1 セル右方向へ移動させる すなわち レジスタに保持してある 4 つのアドレスに対し y 座標 -10の演算を行う 否背景色 ブロック消去 座標更新 画素検査 座標戻し 背景色 しかし 移動後の位置に壁や他のブロックがあった場合 移動を中止しなければならない そのため 右図 4.14 に示すような流れで処理を行う ブロック書き込み LCD 出力 図 4.18 ブロック移動処理の流れ 38

39 まず 制御中ブロックに対して重なり判定が起こらないように R_shift に状態遷移した時点で保持している 4 つのセルアドレスを参照して ブロックを消去する そして 4 つのアドレスに対しy 座標 +10 の演算を行う 演算後のアドレスが移動後のブロックの座標になるので SRAM からこの 4 つのアドレスの画素データをリードしてくる その画素データが 4 つとも背景データ ( 黒 ) だった場合 移動先にブロックはないと判断できるので このアドレスに対し画像データを書き込み LCD への出力を実行する 4 つの内どれか 1 つでも背景以外のデータが検出された場合 制御中ブロックと他のブロック 壁との重なりがおきてしまうので 4 つのアドレスに対しy 座標 -10 の演算を行い もとの座標にもどす その後 再びブロック画像データを書き込み Run 状態へと遷移する 5 L_shift R_shift と移動方向が逆なだけで処理の内容は同じであるので セルアドレス y 座標に対 する演算を +- 逆転させるだけでよい 6 Rot Run 状態から turn_key の入力により ブロックの回転を実行する 処理の流れは図 4.14 とほぼ同じであるが R/L_shift より座標の更新が少しだけ複雑になる A B C A B D C D block No=1 address register A (0,0) + (50,150) (50,150) B (10,0) + (50,150) (60,150) C (20,0) + (50,150) (70,150) D (0,10) + (50,150) (50,160) 回転前アドレス if (block No=1) then address register A (50,150) + (0,0) (50,150) B (60,150) + (0,0) (60,150) C (70,150) + (-10,10) (60,160) D (50,160) + (10,10) (60,170) 回転後アドレス 回転動作の座標の計算方法について 左のようなブロックを例に説明する 前節で解説したとおり 制御中のブロックに対し 4 つのアドレスを各セルごとに持っている ブロックのAセルの位置座標が (50,150) の時 それを基準に各セルのアドレスが計算される 各セルの位置はブロックの種類により異なっているため 全 19 種のブロック識別子を参照に計算を行う 移動処理ではこのアドレスに対し同じ数値の加算になるが 回転動作ではセルごとの位置が変更されるため もう一度ブロック識別子を参照してブロックごとの演算を行う その後 移動処理と同じように重なり判定を行い ブロックのデータを書き込んでいく 39

40 7 Drop Run 状態から Down_key 入力 もしくはゲーム実行サイクルにおける時間 ( テトリス用のクロック ) のカウントが一定数になった時 ブロックを下方向へ移動させる これもアドレスのx 軸に対する加算になるだけで あとの処理は R_shift と同じ流れである ただし ブロックの移動エラーが起きた場合 座標を移動前に戻してブロックの再描画を行った後 Run 状態ではなく Check_L 状態へと遷移する 8 Check_L この状態へ遷移したときに保持している 4 つのアドレスの x 座標に消える可能性のあるラインが含まれているので x 座標アドレスを別のレジスタへ格納しておき このアドレスをもとにそれぞれ 1~4 のラインに対し消去判定を行う 消去ラインの判定にはカウンタを用いる ゲームフィールド内のセルの y 軸に取りうる値の範囲は (100,110,120,130,140,150,160,170,180,190) だけであるので この y 座標と上記で格納したx 座標のアドレスをもとに SRAM からそれぞれ画素データをリードしてくる このときの画素データが背景色データでない時 ( ブロックのセルデータが存在する場合 ) 消去カウンタをカウントアップし カウンタの値が 10 の時 Delete_L へと遷移する 格納したx 座標の走査が終わると Create_B へと遷移する y 走査対象アドレスの保持 x y=100 否背景色 画素検査 ( 保持 x,y) A B count+1 C D 背景色 y+10 (A or B,C,D) の 3 つの x 座標で ライン検査 y=190 count=10 y,count 値 y=190 count 10 else Delete_L へ 次のライン or Create_B へ 図 4.19 消去判定フロー 40

41 9 Delete_L 消去判定がでたラインに対して消去を行う まず Check_L で消去判定がでたx 座標より上のフィールドデータを SRAM の空き領域へコピーする そして コピーしたデータを 1 段ずらしたところに上書きしていき 最後にゲームフィールド最上段を消去する 消去判定と消去処理は 1 ラインずつおこなうため Check_L で格納したx 座標アドレスを 1 セル分ずらして 再び Check_L へ遷移する 10 Create_B 1 度目の実行でも すでに Init で次に生成されるブロックは決定されてるため 次の次のブロックを乱数により決定する その後 ブロックの位置を示す 4 つのセルアドレスを次のブロックを表示する領域に書き換え 次の次に生成されるブロックを書き込む そして ブロックのアドレスを初期位置へもどし 初期配置位置の画素を検査して重なりがないか調べる 初期位置に他のブロックがないことが確認できれば 新しいブロックをフレームバッファに書き込む ここまでで一連の処理が終わり 再び Run 状態へ遷移する もし 初期配置位置で重なり判定が起きた場合 Game over となり End 状態へ遷移する 11 End Game over を知らせるメッセージを表示して start_key によるゲーム初期化の実行を待つ 41

42 4.4.4 テトリス内部のモジュール構成図 4.15 の状態遷移図をもとに テトリス本体のモジュール構成を以下のようにした コンポーネントによっては さらに下位レベルのステートマシン サブコンポーネントにより構成され 階層化したステートマシンによってテトリスの動作を実現する clk T_clk reset start turn down Left Right メイン FSM アドレス REG 画素 ROM Create Delete Tetris Control address Block Block Initialize Block BUS FSM FSM FSM FSM Data BUS DISP_en LCDRD_en TR_en TW_en TA TD 図 4.20 テトリス本体の機能ブロック図 42

43 おわりに 本研究の目標としては 回路を実装して動作確認をするところまでであったが 結局回路の構造や処理をまとめるだけで終わってしまった 処理の順序がわかってもゲート回路で信号がどのタイミングでどのように伝盤していくのか といったソフトウェアとハードウェアの動作の違いがなかなか呑み込めなかった しかし そのまま強引に下位レベルの設計へと進めようとしてしまったために 後の段階で回路の整合性がとれなくなってしまうなど 無駄が多かったように思える HDL により抽象的な段階からロジック回路を生成できるとはいえ トップレベルから具体的な機能ブロックとロジック回路を作っていくには 基礎的な知識が十分に必要であると感じた 全工程の半分程しか進められなかったが あきらめずできるとこまで取り組んだことによって知識や解析力が身についただけでなく ハードウェアの設計に関する興味も強くなった ゲームの設計には様々な要素が含まれるので 論理設計の学習に非常に有効であると思う 今後 完成させる事はもちろん アルゴリズムの最適化や回路規模の小型化 ゲーム性の向上など 時間があれば考えていきたい 43

44 謝辞 今回の卒業研究に際して 丁寧なご助言 ご鞭撻下さりました橘昌良助教授に心から感謝いたします 就職活動や大学生活についてご指導下さいました杉田彰久教育講師はじめ 本学入学以来ご教授賜りました電子 光システム工学科の教員 職員の皆様と共に ここに厚くお礼申し上げます また 共に最後まで卒業研究に励んだ橘研究室の皆さん 同期生諸氏にお礼を申し上げます 平成 18 年 2 月 20 日 44

45 参考文献 [1] VHDL によるマイクロプロセッサ設計入門 仲野巧著 CQ 出版 [2] VHDL によるハードウェア設計 長谷川裕恭著 CQ 出版 [3] 構造化プログラム設計図法 SPD 遠藤裕香著 共立出版 [4] Design Wave magazine 2002 年 5 月号 CQ 出版 [5] Design Wave magazine 2003 年 1 月号 CQ 出版 [6] Design Wave magazine 2005 年 4 月号 CQ 出版 [7] 5.5 インチ LCD LM32C041 仕様書 [8] CMOS SRAM K6T4008C1B Family 仕様書 [9] ゲーム & その他 プログラミング研究所 [10] テトリス - Wikipedia 45

46 付録 1 LCD_controller の VHDL 記述 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity LCD_controller is port ( ); clk : in std_logic; reset : in std_logic; LCDRD_en : in std_logic; DISP_en : in std_logic; SD : in std_logic_vector(7 downto 0); A_count_N : out std_logic_vector(16 downto 0); LCDRD_en_off : out std_logic; v_sync : out std_logic; h_sync : out std_logic; DCK : out std_logic; DISP : out std_logic; LCD_red : out std_logic_vector(3 downto 1); LCD_green : out std_logic_vector(3 downto 1); LCD_blue : out std_logic_vector(3 downto 1) end LCD_controller; architecture Behavior of LCD_controller is type LCDstatus is ( idle, DISP_off, LCD_act); signal state : LCDstatus; -- LCD Sequencer state signal DCK_I : std_logic; -- Internal dot clock -- clock counter signal S_count : std_logic_vector(1 downto 0); -- system clock count(0 to 3) signal A_count : std_logic_vector(16 downto 0); --address count(0 to 512*240-1) 46

47 signal D_count : std_logic_vector(9 downto 0); -- DCK count(0 to 562) signal H_count : std_logic_vector(7 downto 0); -- HSYNC count(0 to 246) begin -- LCD data out LCD_red <= SD(7 downto 5); LCD_green <= SD(4 downto 2); LCD_blue <= SD(1 downto 0) & SD(0); -- LCD state machine process(clk,reset) begin if( reset = '1' ) then state <= idle; DISP <= '1'; elsif( CLK'event and CLK = '1') then case state is when idle => if ( LCDRD_en = '1' ) then state <= LCD_act; elsif ( DISP_en = '1' ) then state <= DISP_off; DISP <= '0'; end if; when LCD_act => if ( LCDRD_en = '0' ) then state <= idle; end if; when DISP_off => if ( DISP_en = '0' ) then state <= idle; DISP <= '1'; end if; when others => 47

48 end process; end if; end case; null; -- state LCD_active ====================================== -- DCK generation,s_count(0~3) process(clk, reset, LCDRD_en) begin if( reset = '1' or LCDRD_en = '0') then S_count <= (others => '0'); elsif( clk'event and clk='1' ) then if( state = LCD_act ) then if( S_count = 3 ) then S_count <= (others => '0'); else S_count <= S_count + 1; end if; end if; end if; end process; DCK_I <= S_count(1); DCK <= DCK_I; -- H_COUNT(0~246),D_COUNT(0~562),A_COUNT(0~512*240-1) ---- process(dck_i, reset, LCDRD_en) begin if( reset = '1' or LCDRD_en = '0') then D_count <= (others => '0'); H_count <= (others => '0'); A_count <= (others => '0'); LCDRD_en_off <= '0'; elsif( DCK_I'event and DCK_I = '1' ) then if( state = LCD_act ) then if ( D_count = 562 ) then 48

49 end process; end if; end if; D_count <= (others => '0'); H_count <= H_count + 1; else D_count <= D_count + 1; end if; if ( A_count = ) then -- (512* ) LCDRD_en_off <= '1'; elsif ( H_count >= 7 and D_count >= 51 ) then A_count <= A_count + 1; end if; A_count_N <= A_count; -- HSYNC,VSYNC generation process (DCK_I, reset, LCDRD_en) begin if( reset = '1' or LCDRD_en = '0') then h_sync <= '1'; v_sync <= '1'; elsif( DCK_I'event and DCK_I ='1' ) then if( state = LCD_act ) then if ( D_count >= 0 and D_count < 3) then h_sync <= '0'; else h_sync <= '1'; end if; if ( H_count >= 0 and H_count < 3) then v_sync <= '0'; else v_sync <= '1'; end if; end if; end if; 49

50 end process; end Behavior; 50

51 付録 2 Memory_controller の VHDL 記述 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity Memory_controller is port ( clk : in std_logic; reset : in std_logic; LCDRD_en : in std_logic; TR_en : in std_logic; TW_en : in std_logic; TD : inout std_logic_vector(7 downto 0); TA : in std_logic_vector(18 downto 0); A_count_N : in std_logic_vector(16 downto 0); CS : out std_logic; WE : out std_logic; OE : out std_logic; SD : inout std_logic_vector(7 downto 0); SA : out std_logic_vector(18 downto 0) ); end Memory_controller; architecture Behavior of Memory_controller is type MEMstatus is ( idle, R0, R1,R2, W0, W1, W2, LCD_act); signal state : MEMstatus; -- SRAM Sequencer state signal TD_OE_I : boolean; -- Tetris data bus output enable signal SD_OE_I : boolean; -- SRAM data bus output enable begin 51

52 -- tri state logic TD <= SD when TD_OE_I else (others => 'Z'); SD <= TD when SD_OE_I else (others => 'Z'); -- Mem_con state machine process(clk,reset) begin if( reset = '1' ) then state <= idle; CS <= '1'; OE <= '1'; WE <= '1'; TD_OE_I <= false; SD_OE_I <= false; elsif( CLK'event and CLK = '1') then case state is when idle => if ( LCDRD_en = '1' ) then state <= LCD_act; CS <= '0'; OE <= '0'; WE <= '1'; elsif ( TW_en = '1' ) then state <= W0; CS <= '0'; OE <= '1'; WE <= '0'; elsif ( TR_en = '1' ) then state <= R0; CS <= '0'; OE <= '0'; WE <= '1'; end if; -- LCD active when LCD_act => if (LCDRD_en = '0') then 52

53 end process; end if; state <= idle; CS <= '1'; OE <= '1'; end if; -- Read cicle when R0 => state <= R1; when R1 => state <= R2; OE <= '1'; TD_OE_I <= true; when R2 => state <= idle; CS <= '1'; TD_OE_I <= false; -- Wright cicle when W0 => state <= W1; SD_OE_I <= true; when W1 => state <= W2; CS <= '1'; WE <= '1'; when W2 => state <= idle; SD_OE_I <= false; when others => null; end case; process(a_count_n,lcdrd_en,ta) begin if (LCDRD_en = '1') then SA <= ("00") & A_count_N(16 downto 0); 53

54 end process; else end if; SA <= TA; end Behavior; 54