-8 Conventional unstacked Latch Stacked Latch Alpha partcle Heavy ion Gate High-energy neutron CS [cm 2 /bit] -9 - / / 25 - No Error Liner

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あいりりゅうとう
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1 FDSOI FDSOI 3 65 nm FDSOI 25 nm 35 nm 4 MeV-cm 2 /mg 6 MeV-cm 2 /mg NMOS PMOS 6 MeV-cm 2 /mg 3D 6 MeV-cm 2 /mg Evaluation of a Radiation-Hardened Structure for Stacked Transistors in FDSOI Processes by Device Simulations Kodai Yamada Jun Furuta Kazutoshi Kobayashi Abstract: According to process scaling, soft errors become a significant issue to threaten the reliability of semiconductor chips. In this paper, we evaluate soft-error tolerance of a stacked structure by heavy-ion irradiation tests and propose a radiation-hardened structure to reduce sensitive range (RSR) of a stacked structure for FDSOI. We fabricate three latches which have different distance between stacked transistors in a 65 nm FDSOI process. Experimental results reveal that the stacked structures from 25 nm to 35 nm distances are weak against a radioactive particle hit with more than 6 MeV-cm 2 /mg liner energy transfer (LET). We evaluate radiation hardness of the proposed RSR structure by device simulations. The diffusion layers between two series-connected NMOS and PMOS transistors in the RSR structure are shorted by a metal wire to wipe out generated holes through the metal quickly after a particle hit. It reveals that the stored value of the latch with the RSR structure does not upset even by a heavy ion hit with LET of 6 MeV-cm 2 /mg. Thus, the RSR structure has enough tolerance to use even if in outer space.. (LSI) [] LSI Department of Electronics, Kyoto Institute of Technology LSI FF (Flip-Flop) TMR 28 Information Processing Society of Japan 85

2 -8 Conventional unstacked Latch Stacked Latch Alpha partcle Heavy ion Gate High-energy neutron CS [cm 2 /bit] -9 - / / 25 - No Error Liner Energy Transfer [MeV-cm 2 /mg] [8]. (triple modular redundancy) [2] DICE (dual interlocked storage cell) [3]., FDSOI (fully-depleted silicon on insulator) [4][5] DICE DICE 9 nm 4 nm.5 [6][7] [8] LET (liner energy transfer) 65 nm FDSOI DICE 65 nm FDSOI,, LSI Drain Source Nuclear reaction LSI 2 α 2 Si α 6 MeV-cm 2 /mg 6 MeV-cm 2 /mg 2.2 SEU (single event upset) FF SRAM SEU SET (single event transient) SET SRAM NMOS, PMOS., PMOS NMOS [8] OFF NMOS FDSOI FDSOI [9] BOX (Buried Oxide) BOX BOX 28 Information Processing Society of Japan 86

DAシンポジウム Particle hit Gate Source Drain PMOS Particle hit Gate Source Drain Stacked FF (D = 35 nm) : 2, bits Stacked FF (D = 3 nm) : 2,48 bits Stacked FF (D = 25 nm) : 2,48 bits NMOS bulk P-well

3 DAシンポジウム Particle hit Gate Source Drain PMOS Particle hit Gate Source Drain Stacked FF (D = 35 nm) : 2, bits Stacked FF (D = 3 nm) : 2,48 bits Stacked FF (D = 25 nm) : 2,48 bits NMOS bulk P-well Tri-state INV. Stacked INV. BOX layer N-well D 3 mm FDSOI 3 mm 図 3 デバイス内に放射線が突入した時の様子 D Tri-state INV. Stacked INV. 図 5 スタック構造におけるトランジスタ間の距離依存性を評価するためのテストチップトランジスタ間の異なる 3 種のスタッ D ク構造を含むラッチが約 2, 段ずつ搭載されている [] Output Share BOX layer た D を 25 nm から 35 nm に広げることによりクリプトンイオン (Kr イオン: 4.9 MeV-cm2 /mg) を照射角度 6 で照射した場合のソフトエラー率を 9%低減させた文献 [] では Kr イオンを照射することで耐性が向上することを確認したがここではさらに高いエネルギーを持つキセノンイオン (Xe イオン: 67.2 MeV-cm2 /mg) を照射す図 4 スタック構造の回路図とスタック構造の NMOS トランジスタの断面図 D はトランジスタのチャネル間距離ることで宇宙用デバイスに求められる耐性を満たすか実測で確認する D が 25 nm 3 nm 35 nm のスタック構造を用いたインバータとトライステートインバータで構成に強い [] しかし FDSOI デバイスでは発生した正孔がボディーの電位を上昇させドレインとソース間が ON 状態になることでソフトエラーを引き起こすこの現象を寄生バイポーラ効果と呼ぶ図 3 にバルクと FDSOI に放される 3 種類のラッチが約 2, 段ずつ搭載されている評価に用いたテストチップとレイアウトを図 5 に示す文献 [] と異なり保護膜の影響を無視するためチップ上の保護膜を取り除いて評価した射線が突入した様子をそれぞれ示す本稿で使用するテストチップは BOX 層が nm の 65 nm thin BOX FDSOI プロセスで製造したスタック構造 3. 重イオン照射測定による評価および結果重イオン照射測定は量子化学技術研究開発機構の TIARA (Takasaki ion accelerators for advanced radiation applica- FDSOI ではトランジスタを縦積にしたスタック構造が tion) で実施した実測で照射した重イオンの核種はアルゴ寄生バイポーラ効果対策として有効である [4] スタックンイオン (Ar イオン: 7.5 MeV-cm2 /mg) Kr イオン, Xe 構造を用いたインバータに放射線が突入した様子を図 4 にイオンの 3 種類である宇宙航空研究開発機構 (JAXA) が示す通常のインバータでは OFF 状態の NMOS トランジ保有する直径 9 mm のシングルイベント評価チャンバをスタに放射線が突入しボディ電位が上昇すると寄生バイ用いて真空状態で実施した重イオン照射測定で得られるポーラトランジスタが ON し出力と GND が導通するそソフトエラー率は CS (Cross Section : 衝突断面積) を用いのため出力がからに変化しソフトエラーを引き起て評価する CS とは放射線が通過した場合保持値が反こす一方でスタック構造の片方の OFF 状態の NMOS 転する面積のことである式に衝突断面積の算出式を示トランジスタに放射線が突入してももう一方は OFF 状す [2] 計算には観測ソフトエラー数 (Nerror ) 単位面態のままのため出力が大きく変化しないスタック構造で積当たりのイオン総数 (Nion ) FF の搭載総数 (NFF ) 使用はオーバーヘッドを小さくするために縦積トランジスタするの拡散層を共有できる多重化回路と比べて面積電力のオーバーヘッドが小さい 3. スタック構造の脆弱性 CS [cm2 /bit] = Nerror Nion NFF () 電源電圧.8 V で重イオン照射測定結果を図 6 に示す文献 [] と同様に Kr イオン照射時には D が 25 nm の場図に示すように重イオンの LET 値が大きくなるにつ合と比べ 35 nm では約 7 倍高い耐性を示したが Xe イれて縦積トランジスタ直下の寄生バイポーラが同時に ON オン照射時にはほとんど差が見られなかったこのことかすることでスタック構造でもソフトエラーが発生するらスタック構造のトランジスタ間距離を 25 nm から 35 図 4 内の縦積トランジスタ間の距離 D を変更することで高 nm まで広げても 67.2 MeV-cm2 /mg の重イオンではソフいソフトエラー耐性を有することを文献 [] で明らかにしトエラー抑制効果が弱まる c 28 Information Processing Society of Japan 87

6 CS [cm 2 /bit] - - -2 Stacked Latch_25 nm Stacked Latch_3 nm Stacked Latch_35 nm Ar Kr Xe 65 nm FDSOI 3 7 RSR (reduction sensitive range). 4. 4. RSR (reduction sensitive range) 7 NMOS PMOS 4.

4 6 CS [cm 2 /bit] Stacked Latch_25 nm Stacked Latch_3 nm Stacked Latch_35 nm Ar Kr Xe 65 nm FDSOI 3 7 RSR (reduction sensitive range) RSR (reduction sensitive range) 7 NMOS PMOS 4.2 Synopsys Sentaurus.. TAT. LET.. 8 RSR N = OFF N = (b) (a) RSR Inverter 3D Model T3 T2 T T2 T 8 NMOS 3D.8 V (a) (b). T T2 6 MeV-cm 2 /mg NMOS 3D 65 nm Thin-BOX FDSOI 3D 8% [5] (a) T 9 (a) 6 MeVcm 2 /mg T ON SET PMOS T3 SET 56% T3 PMOS SET Vth SET (b) T2 9 (b) 6 MeV-cm 2 /mg T2 ON T2 5.,. 5. L ( ) L2 ( RSR ) 4 NMOS 3D LET. MeV-cm 2 /mg LET 28 Information Processing Society of Japan 88

5 9 Volatage [V] Particle Hit 56 % N = % Time [ns] LET = 6 MeV-cm 2 /mg T3 T2 T (a) T PMOS Volatage [V] PBE does not cause a bit flip N = Time [ns] = LET = 6 MeV-cm 2 /mg T3 T2 T (b) T2 (Parasitic Bipolar Effect) 6 MeV-cm 2 /mg N = N = Stacked Inverter L L2 = RSR Inverter L: L2: RSR NMOS 3D.8 V LET 5.2 L L2 RSR LET 5 MeV-cm 2 /mg RSR 6 MeV-cm 2 /mg NMOS PMOS LET LET [MeV-cm 2 /mg] 5. RSR 6. RSR LET LET 2 RSR 6 MeV-cm 2 /mg X = ±.3 um ps X = 2 9 cm 3 RSR 2 ps.8 9 cm 3 RSR 2 RSR nm FDSOI FDSOI 25 nm 35 nm 4 MeV-cm 2 /mg /7 6 MeV-cm 2 /mg NMOS PMOS RSR 6 28 Information Processing Society of Japan 89

6 Hole density [cm 3 ] Hole density [cm 3 ] Stacked inverter Current [ ma ] Diffuse X [us] ps ps 2 ps 3 ps 4 ps 5 ps ps (a) RSR inverter Output X [um] Output ps ps 2 ps 3 ps 4 ps 5 ps ps (b) RSR 6 MeV-cm 2 /mg X = Hole Current Electoron Current Total Current Particle Hit Time [ ps ] LET = 6 MeV-cm 2 /mg 6 MeV-cm 2 /mg MeV-cm 2 /mg RSR 6 MeV-cm 2 /mg RSR JSPS 5H2677, JP7K4667, ( ).,,,,.. [] G. Moore, Cramming more components onto integrated circuits, Proceedings of the IEEE, pp , 998. [2] D.G. Mavis and P.H. Eaton, Soft error rate mitigation techniques for modern microcircuits, IEEE Int. Rel. Physics Symp., pp , 22. [3] T. Calin, M. Nicolaidis, and R. Velazco, Upset hardened memory design for submicron CMOS technology, IEEE Trans. Nucl. Sci., vol. 43, no.6, pp , Dec [4] A. Makihara, M. Midorikawa, T. Yamaguchi, et al., Hardness-by-design approach for.5 um fully depleted CMOS/SOI digital logic devices with enhanced SEU/SET immunity, IEEE Trans. Nucl. Sci., vol. 52, no. 6, pp , Dec. 25. [5] K. Yamada, H. Maruoka, J. Furuta, et al., Radiationhardened flip-flops with low-delay overhead using PMOS pass-transistors to suppress SET pulses in a 65 nm FD- SOI process, IEEE Trans. Nucl. Sci., early access, 28. [6] T.D. Loveless, S. Jagannathan, T. Reece, et al., Neutron- and proton-induced single event upsets for D- and DICE-flip/flop designs at a 4 nm technology node, IEEE Trans. Nucl. Sci., vol. 58, no. 3, pp. 8 4, Jun. 2. [7] P. Hazucha, T. Karnik, S. Walstra, et al., Measurements and analysis of SER-tolerant latch in a 9-nm dual-vt CMOS process, IEEE Journal of Solid-State Circuits, vol. 39, no. 9, pp , Sept. 24. [8] K. Yamada, H. Maruoka, J. Furuta, et al., Sensitivity to soft errors of NMOS and PMOS transistors evaluated by latches with stacking structures in a 65 nm FDSOI process, IEEE Int. Rel. Physics Symp (IRPS), pp. SE.3. SE.3.5, Mar. 28. [9] D. Kobayashi, K. Hirose, H. Ikeda, and H. Saito, Radiation-induced pulse noise in soi cmos logic, Int l Symposium on Advanced Semiconductor-on-insulator Technology and Related Physics, May 2. [] P. Roche, J.L. Autran, G. Gasiot, and D. Munteanu, Technology downscaling worsening radiation effects in bulk: SOI to the rescue, IEEE Int. Electron Devices Meeting, pp , Dec. 23. [],,, et al., FDSOI, (VLSI ), VLD27-3, pp , Feb. 28. [2] J.S. Kauppila, T.D. Loveless, R.C. Quinn, et al., Utilizing device stacking for area efficient hardened SOI flipflop designs, IEEE Int. Rel. Physics Symp (IRPS), pp. SE.4. SE.4.7, Jun Information Processing Society of Japan 9

DA DA シンポジウム DAS25 Design Automation Symposium 25/8/26 Gate Gate Source n Drain n Source n BOX Drain n 2 SOI 2 3 TCAD 4 PHITSTCAD (LSI)

DA DA シンポジウム DAS25 Design Automation Symposium 25/8/26 Gate Gate Source n Drain n Source n BOX Drain n 2 SOI 2 3 TCAD 4 PHITSTCAD (LSI) DA DA シンポジウム 25 27 DAS25 Design Automation Symposium 25/8/26 28nm UTBB FDSOI SOI 28nm UTBB FDSOI Analysis of Soft Error Rates in a 28nm UTBB FDSOI Structure by DeviceLevel Simulation Shigehiro Umehara