DA DA シンポジウム DAS2015 Design Automation Symposium 2015/8/26 65nm FD-SOI SOI (Sillicon On Insulatar) 65nm FD-SOI (Fully-Depleted SOI) 1.4

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さあしゃたけすえ
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1 65nm FD-SOI SOI (Sillicon On Insulatar) 65nm FD-SOI (Fully-Depleted SOI).4 FD-SOI 8 FD-SOI Measurements and Evaluations of Soft error induced by Antenna Diode in 65 nm and SOTB Processes Eiji Sonezaki Jun Furuta Kazutoshi Kobayashi Abstract: During the production of MOSFETs, it happened a priblem called plasma incuded damage. The damage is protected by AD(Antenna Diode). However,AD causes increase of SER(Soft error rate) in SOI(Sillicon on insulator). We measure and evaluate SER caused by AD. Test chips are fabricated in 65nm and FD-SOI (Fully-Depleted SOI)process. Neurton irradiation tests are carried out at RCNP(Reserch Center for Nuclear Physics). In process, SER increased by AD is only.4 times. In FD-SOI, SER increased by AD is 8 times. This results show SER by AD in FD-SOI is very sensitive.. [] [2][3][4] (CMP) [5] MOSFET Department of Electronics, Kyoto Institute of Technology MOSFET [6] SOI [7] SOI Information Processing Society of Japan 59 c 25 Information Processing Society of Japan

2 neutrons alpha particle G heavy Ion n+ n+ Noise S D nmos 2 2. SOI (Sillicon On Insullater) 2. [8][9] 2 He electron hole 4 n n Noise nmos 3 Radiation Radiation Gate Large noise Small noise Source Drain n+ n+ n+ n+ BOX SOI SOI MOSFET ON SOI [][] 2 (n MOSFET: p MOSFET: ) MOSFET 3 (n MOSFET: p MOSFET: ) 2.3 CMOS SOI 4 SOI SOI (BOX ) [2] [7] BOX 25 Information Processing Society of Japan 6 c 25 Information Processing Society of Japan 2

Antenna Antenna N+ N+ BOX PW PW Substrate Substrate 5 SOTB (Sillicon On Thin BOX) (a) 6 (b) 2.4 BOX SOI (SOTB: Sillicon On Thin BOX) SOI SOTB 5 SOI nm SOTB nm BOX 2 nm (SOI ) SOI 3.

3 Antenna Antenna N+ N+ BOX PW PW Substrate Substrate 5 SOTB (Sillicon On Thin BOX) (a) 6 (b) 2.4 BOX SOI (SOTB: Sillicon On Thin BOX) SOI SOTB 5 SOI nm SOTB nm BOX 2 nm (SOI ) SOI N+ P-well BOX SOI BOX SOTB BOX nm BOX [3] (NMOS) SOTB 7 2V SOTB BOX ( ) (Target Current [arb. unit] SOTB Voltage [V] 7 Circuit) NAND NOR 9 ) x: x 2) D*: 3) DB*: ( BOX D* ) x x3, x9 3 ( ) SOTB MOSFET + SOTB 3.3 (Measurement Circuit) 25 Information Processing Society of Japan 6 c 25 Information Processing Society of Japan 3

4 5 inverters NAND NOR 7-stage ring oscillator IN 8-bit COUNTER 6 inverter chain Measurement Circuit OUT FF IN VSS latch latch latch latch LSB (Measurement Circuit) 8 (Target Circuit) 7 pmos nmos Diode VDD VSS Area of Diode =x (D, DB) 9 Area of Diode =3x (D3, DB3). Area of Diode =9x (D9, DB9) SOTB ( ) x.7 3. x x IN SET [4] ( ) 6 NAND SOTB 33.5ps 22.ps 4. # of state transitions 6 5 SOTB x y= 22.ps x y= 33.5ps Input Pulse Width [ps] SOTB mm 6.2mm.5mm 5.mm 686unit unit 98 + ( ) 784bit 2 CAL 4.2 (RCNP) V dd.2v 2 3 Si 3 DUT(Device Under Tests) 2 25 Information Processing Society of Japan 62 c 25 Information Processing Society of Japan 4

DAシンポジウムシンポジウム25 平成 27 年８月 DA 25/8/26 98 4 DB9 DB3 DB D9 D3 X D 95 6 SOTB SER [FIT/MInv.

トエラー率の実測結果図 2 テストチップのフロアプラントエラーに非常に敏感であることが分かる次に配置するアンテナダイオードの面積を大きくした場合である両デバイスともにアンテナダイオードの面積増加に伴ってソフトエラー率が増加していることが分かるダイオードの面積を x から x3 にするとソフトエラー率がバルクでは.4 倍 SOTB では 2.4 倍と増加したこれは 3.

倍 SOTB では倍と増加率が減少しているこれには２つの理由が考えられ一つ目はアンテナダイオード配置によりトランジスタの出力容量も増加するためオン状態になるまでに必要な電荷量が増加しソフトエラーが図 3 中性子照射試験の様子発生しにくくなったからである二つ目は容量増加により伝搬できる最小パルス幅が長くなり短いパルスが発生しプ SOTB を 2 チップの 4

5 DAシンポジウムシンポジウム25 平成 27 年８月 DA 25/8/ DB9 DB3 DB D9 D3 X D 95 6 SOTB SER [FIT/MInv.] Target Circuit 7 Evaluation Circuit of Soft error induced by Antenna Diode (686unit) Measurement Circuit Design Automation Symposium x CAL D D3 D9 図 4 バルクおよび SOTB におけるアンテナダイオード起因ソフトエラー率の実測結果図 2 テストチップのフロアプラントエラーに非常に敏感であることが分かる次に配置するアンテナダイオードの面積を大きくした場合である両デバイスともにアンテナダイオードの面積増加に伴ってソフトエラー率が増加していることが分かるダイオードの面積を x から x3 にするとソフトエラー率がバルクでは.4 倍 SOTB では 2.4 倍と増加したこれは 3.2 節で述べたように有感領域の増大に起因するものだと考えられるが有感領域の増大に比例してソフトエラー率が増加するわけではない x3 から x9 にするとバルクでは約. 倍 SOTB では倍と増加率が減少しているこれには２つの理由が考えられ一つ目はアンテナダイオード配置によりトランジスタの出力容量も増加するためオン状態になるまでに必要な電荷量が増加しソフトエラーが図 3 中性子照射試験の様子発生しにくくなったからである二つ目は容量増加により伝搬できる最小パルス幅が長くなり短いパルスが発生しプ SOTB を 2 チップの 4 チップ搭載したその 4 チップていても伝播出来なかったからである搭載ボードを 6 枚積層し計 24 チップを同時に測定したバルクは動作不良のチップが個あったため各デバイスの有効チップ数はバルクがチップ SOTB が 2 チップとなっている 4.4 提案素子起因ソフトエラー率の実測結果図 5 に SOTB におけるアンテナダイオードおよび提案素子起因ソフトエラー率の実測結果を示す横軸はアンテナダイオードおよび提案素子の面積である 4.3 アンテナダイオード起因ソフトエラー率の実測結果ダイオードを構成する N+領域と P-well に BOX 層を挟図 4 にバルクと SOTB におけるアンテナダイオードんだ提案素子ではソフトエラーがつしか発生せず D9 起因ソフトエラー率の実測結果を示す縦軸はソフトエと DB9 を比較すると提案素子のソフトエラー率はアンテラー率 SER (Soft Error Rate) 単位は [FIT/Minv.] であナダイオードの約 /8 倍であったこの結果より提案素 9 る FIT とは時間に発生するソフトエラー率を表す単子はアンテナダイオードに比べて非常に高いソフトエラー位である耐性を示す素子であることを分かるまた 3. 節で述べ両デバイスともアンテナダイオードを配置することでたように提案素子と同様の構造である SOTB のドレインソフトエラー率が増加していることが分かる x と D 領域でアンテナによるダメージが緩和できたことと本研究のソフトエラー率を比較するとバルクでは約.6 倍の結果よりアンテナダイオードに nm の BOX 層を挟ん SOTB では約 7.5 倍となった SOTB 構造のインバータだ素子はアンテナによるダメージとソフトエラー率をとは.2FIT/Minv. と非常に高いソフトエラー耐性であるたもに抑制できると言えるめバルク構造のアンテナダイオード起因で発生したソフ 25 Information Processing Society of Japan c 25 Information Processing Society of Japan 63 5

6 SER [FIT/MInv.] D* DB* x x3 x9 SOTB MOSFET 7 65nm SOTB RCNP x D.6 SOTB 7.5 SOTB [3] SOTB JSPS 5H STARC Initial and Long-Term Frequency Degradation on Ring Oscillators from Plasma Induced Damage in 65 nm and Silicon On Thin BOX processes, JJAP, (25), pp. 4DC9 6. [4] W. H. Choi, S. Satapathy, J. Keane, and C. H. Kim, A Test Circuit Based on a Ring Oscillator Array for Statistical Characterization of Plasma-Induced Damage, CICC, (24), p.4-3. [5] S. Samukawa, Plasma-Induced Damage and Its Control in Plasma Etching Processes, ICICDT, (27), pp. 4. [6] F. L. Chow and A. Chin, Failure Analysis on Plasma Charging Induced Damage Due to Effect of Circuit Layout & Device Structure Marginality, IPFA, (22), pp. 5. [7] J. Furuta, E. Sonezaki, and K. Kobayashi, Radiation hardness evaluations of 65nm fully depleted silicon on insulator and bulk processes by measuring single event transient pulse widths and single event up rates, JJAP, (25), pp. 4DC5 6. [8] R.C. Baumann and D. Radaelli, Determination of Geometry and Absorption Effects and Their Impact on the Accuracy of Alpha Particle Soft Error Rate Extrapolations, IEEE Trans. Nucl. Sci., Vol. 54, No. 6, pp , (27). [9] ShiJie Wen, R. Wong, M. Romain, and N. Tam, Thermal neutron soft error rate for SRAMS in the 9nm-45nm technology range, Proc. Int. Reliability Phys. Symp., (2), pp [] N. Seifert, B. Gill, K. Foley, and P. Relangi, Multi-cell up probabilities of 45nm high-k + metal gate SRAM devices in terrestrial and space environments, IEEE International Reliability Physics Symposium, (28), pp [] T. Nakauchi, N. Mikami, A. Oyama, H. Kobayashi, H. Usui, and J. Kase, A novel technique for mitigating neutron-induced multi-cell up by means of back bias, IEEE International Reliability Physics Symposium, (28), pp [2] D. Kobayashi, K. Hirose, H. Ikeda, and H. Saito, Radiation-Induced Pulse Noise in SOI CMOS Logic, ECS Transactions vol.35, (2). [3] R. Kishida, A. Oshima, and K. Kobayashi, Negative Bias Temperature Instability Caused by Plasma Induced Damage in 65 nm and Silicon on Thin BOX (SOTB) Processes, IRPS, (25), pp. CA.2. CA.2.5. [4] J. Furuta, K. Yamamoto, K. Kobayashi, and H. Onodera, Evaluation of Parasitic Bipolar Effects on Neutron- Induced SET Rates for Logic Gates, IRPS, (22), pp. SE.5. SE.5.5. [] G.E. Moore, Cramming more components onto integrated circuits, Proceedings of the IEEE, Vol. 86, (998), pp [2],,, , (25). [3] R. Kishida, A. Oshima, M. Yabuuchi, and K. Kobayashi, 25 Information Processing Society of Japan 64 c 25 Information Processing Society of Japan 6

DA DA シンポジウム DAS25 Design Automation Symposium 25/8/26 Gate Gate Source n Drain n Source n BOX Drain n 2 SOI 2 3 TCAD 4 PHITSTCAD (LSI)

DA DA シンポジウム DAS25 Design Automation Symposium 25/8/26 Gate Gate Source n Drain n Source n BOX Drain n 2 SOI 2 3 TCAD 4 PHITSTCAD (LSI) DA DA シンポジウム 25 27 DAS25 Design Automation Symposium 25/8/26 28nm UTBB FDSOI SOI 28nm UTBB FDSOI Analysis of Soft Error Rates in a 28nm UTBB FDSOI Structure by DeviceLevel Simulation Shigehiro Umehara