ADV212: JPEG 2000 ビデオ・コーデック
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- ゆみか かりこめ
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1 JPEG 2000 ADV212 JPEG ADV202 ADV202 ADV202 30% JTAG SURF Spatial Ultraefficient Recursive Filtering 6 9/7 5/3 : ITU-R BT.656 SMPTE 125M PAL/NTSC SMPTE 274M SMPTE 293M (525p) ITU-R BT.1358 (625p) 40 MSPS 65 MSPS : : 4096 /: 4096 ADV212 SMPTE 274M HDTV (1080i) SMPTE 296M (720p) SRAM 16/32 ASIC : 2.5V 3.3V : 1.5V : 115MHz: 12mm 12mm 121 PBGA 150MHz: 13mm 13mm 144 PBGA CCTV ADV212 JPEG 2000 (J2K) ISO/IEC JPEG 2000 JPEG 2000 ADV212ITU-R BT.656 SMPTE 125M SMPTE 293M (525p) ITU-R BT.1358 (625p) SMPTE 274M (1080i) SMPTE 296M (720p) ADV212 ADV202 ADV202 JTAG ADV202 30% PIXEL I/F PIXEL I/F WAVELET ENGINE EC1 EC2 EC3 EXTERNAL DMA CTRL HOST I/F PIXEL FIFO CODE FIFO INTERNAL BUS AND DMA ENGINE ATTR FIFO ADV212 EMBEDDED RISC PROCESSOR SYSTEM RAM ROM REV. 0 REVISION 2006 Analog Devices, Inc. All rights reserved MT
2 10/06 Revision 0: Initial Version
3 ADV212 40MSPS 3 RISC JPEG /7 5/3 ROIJPEG 2000 Part 1 ADV212 ADV212 1 JPEG 2000 JPEG 2000 ADV212 JPEG 2000 Part 1 ISO/IEC ADV212 JPEG 2000 ADV212 ADV212 JPEG 2000 JPEG 2000 JPEG 2000 J2C JP2
4 IOVDD = 2.5 V 3.3 V 1 Parameter Mnemonic Min Typ Max Unit DC Supply Voltage, Core VDD V DC Supply Voltage, Input/Output IOVDD V DC Supply Voltage, Input/Output IOVDD V Input Range V IN 0.3 V DDI/O V Operating Ambient Temperature Range in Free Air T Static Current 1 I DD ma Dynamic Current, Core (JCLK Frequency = 150 MHz) ma Dynamic Current, Core (JCLK Frequency = 108 MHz) ma Dynamic Current, Core (JCLK Frequency = 81 MHz) ma Dynamic Current, Input/Output ma 1 2 ADV Parameter Mnemonic Min Typ Max Unit Test Conditions High Level Input Voltage V IH (3.3 V) 2.2 V VDD = maximum High Level Input Voltage V IH (2.5 V) 1.9 V VDD = maximum Low Level Input Voltage V IL (3.3 V, 2.5 V) 0.6 V VDD = minimum High Level Output Voltage V OH (3.3 V) 2.4 V VDD = minimum, I OH = 0.5 ma High Level Output Voltage V OH (2.5 V) 2.0 V VDD = minimum, I OH = 0.5 ma Low Level Output Voltage V OL (3.3 V, 2.5 V) 0.4 V VDD = minimum, I OL = +2 ma High Level Input Current I IH 1.0 µa VDD = maximum, V IN = VDD Low Level Input Current I IL 1.0 µa VDD = maximum, V IN = 0 V High Level Three-State Leakage Current I OZH 1.0 µa VDD = maximum, V IN = VDD Low Level Three-State Leakage Current I OZL 1.0 µa VDD = maximum, VIN = 0V Input Pin Capacitance C I 8 pf Output Pin Capacitance C O 8 pf
5 RESET ADV212 3 Parameter Mnemonic Min Typ Max Unit MCLK Period t MCLK ns MCLK Frequency f MCLK MHz MCLK Width Low t MCLKL 6 ns MCLK Width High t MCLKH 6 ns VCLK Period t VCLK ns VCLK Frequency f VCLK MHz VCLK Width Low t VCLKL 5 ns VCLK Width High t VCLKH 5 ns RESET Width Low _ 5 MCLK cycles 1 1 MCLK 32 t RESET t MCLK t MCLKL tmclkh MCLK t VCLK t VCLKL t VCLKH VCLK
6 4 Parameter Mnemonic Min Typ Max Unit to, Direct Registers and FIFO Accesses t (direct) JCLK ns to, Indirect Registers t (indirect) JCLK ns Data Setup t SD 3.0 ns Data Hold t HD 1.5 ns Address Setup t SA 2 ns Address Hold t HA 2 ns to Setup t SC 0 ns Hold t HC 0 ns Write Inactive Pulse Width (Minimum Time Until Next Pulse) t WH 2.5 JCLK 1 ns Write Active Pulse Width t WL 2.5 JCLK ns Write Cycle Time t WCYC 5 JCLK ns 1 JCLK 32 t SA t HA ADDR t SC t HC t WCYC t WL t WH t HDATA 3. t HD t SD VALID
7 5 Parameter Mnemonic Min Typ Max Unit to, Direct Registers and FIFO Accesses t (direct) JCLK ns to, Indirect Registers t (indirect) JCLK 15.5 JCLK ns Read Access Time, Direct Registers t D (direct) JCLK ns Read Access Time, Indirect Registers t D (indirect) 10.5 JCLK 15.5 JCLK ns Data Hold t HZ ns to Setup t SC 0 ns Address Setup t SA 2 ns Hold t HC 0 ns Address Hold t HA 2 ns Read Inactive Pulse Width t RH 2.5 JCLK 2 ns Read Active Pulse Width t RL 2.5 JCLK ns Read Cycle Time, Direct Registers t RCYC 5.0 JCLK ns 1 HDATA VALIDHDATA VALID 3 JCLK 2 JCLK 32 t SA t HA ADDR t SC t HC t RCYC t RL t RH t HDATA t D VALID t HZ
8 DREQ/D DMA FIFO 6 Parameter Mnemonic Min Typ Max Unit DREQ Pulse Width DREQPULSE 1 JCLK 1 15 JCLK ns D Assert to Subsequent DREQ Delay t _ DREQ 2.5 JCLK 3.5 JCLK ns to D Setup t 0 ns SU Data to D Deassert Setup t SU 2 ns Data to D Deassert Hold t HD 2 ns D Assert Pulse Width DLO 2 JCLK ns D Deassert Pulse Width DHI 2 JCLK ns Hold After D Deassert t 0 ns HD Assert to FSRQ Deassert (FIFO Full) WFSRQ 1.5 JCLK 2.5 JCLK ns D to DREQ Deassert (DR PULS = 0 t _ DREQ 2.5 JCLK 3.5 JCLK ns RTN 1 JCLK 32 DREQ PULSE t DREQ DREQ D HI D LO D t SU t HD t SU t HD HDATA DMA DREQ/D DMA EDMOD0/EDMOD1 <14:11> t DREQRTN DREQ D HI D LO D t SU t HD t HD t SU HDATA DMA DREQ/D DMA EDMOD0/EDMOD1 <14:11>
9 DREQ PULSE t DREQ DREQ D HI D LO D t SU t HD FB t HD t SU HDATA DMA DREQ F0 FSRQ0 FIFO NOT FULL WFSRQ FIFO FULL HDATA t SU t HD NOT WRITTEN TO FIFO D DMA
10 DREQ/D DMA FIFO 7 Parameter Mnemonic Min Typ Max Unit DREQ Pulse Width DREQPULSE 1 JCLK 1 15 JCLK ns D Assert to Subsequent DREQ Delay t _ DREQ 2.5 JCLK 3.5 JCLK ns to D Setup t 0 ns SU D to Data Valid ns t Data Hold t HD 1.5 ns D Assert Pulse Width DLO 2 JCLK ns D Deassert Pulse Width DHI 2 JCLK ns Hold after D Deassert t 0 ns HD Assert to FSRQ Deassert (FIFO Empty) FSRQ 1.5 JCLK 2.5 JCLK ns D to DREQ Deassert (DR PULS = 0) t _ DREQ 2.5 JCLK 3.5 JCLK ns RTN 1 JCLK 32 DREQ PULSE t DREQ DREQ D LO D HI D t SU t HD t t HD HDATA DMA DREQ/D DMA EDMOD0/EDMOD1 <14:11> t DREQRTN DREQ D HI D LO D t SU t HD t t HD HDATA DMA DREQ/D DMA EDMOD0/EDMOD1 <14:11>
11 DREQ PULSE t DREQ DREQ D HI D LO D t SU t HD FB HDATA 11. t t HD DMA DREQ F0 FSRQ FSRQ0 FIFO NOT EMPTY FIFO EMPTY t t HD HDATA D DMA
12 DMA FIFO 8 Parameter Mnemonic Min Typ Max Unit DREQ Pulse Width 1 DREQPULSE 1 JCLK 2 15 JCLK ns to DREQ Deassert (DR PULS = 0) t _ DREQ 2.5 JCLK 3.5 JCLK ns RTN D to Setup t _ D 0 ns SU Data Setup t SU 2.5 ns Data Hold t HD 2 ns Assert Pulse Width LO 1.5 JCLK ns Deassert Pulse Width HI 1.5 JCLK ns Deassert to Next DREQ t _ DREQ 2.5 JCLK 4.5 JCLK ns WAIT Deassert to D Deassert 0 ns t _D 1 EDMOD0 EDMOD1 <14:11>DMA 2 JCLK 32 DREQ PULSE t DREQWAIT DREQ D t _D t DSU LO HI t HD t SU HDATA DMA DREQ/D DMA EDMOD0/EDMOD1 <14:11> DREQ D t DREQRTN t _D t DREQWAIT t DSU LO HI t HD t SU HDATA DMA DREQ/D DMA EDMOD0/EDMOD1 <14:11> DREQ D t DREQRTN t _D t DREQWAIT t DSU LO HI FB t HD HDATA t SU DMA
13 DMA FIFO 9 Parameter Mnemonic Min Typ Max Unit DREQ Pulse Width 1 DREQPULSE 1 JCLK 2 15 JCLK ns to DREQ Deassert (DR PULS = 0) t _ DREQ 2.5 JCLK 3.5 JCLK ns RTN D to Setup t _ D 0 ns SU to Data Valid ns t Data Hold t HD 2.5 ns Assert Pulse Width LO 1.5 JCLK ns Deassert Pulse Width HI 1.5 JCLK ns Deassert to Next DREQ t _ DREQ 2.5 JCLK 3.5 JCLK ns WAIT Deassert to D Deassert 0 ns t _D 1 EDMOD0 EDMOD1 <14:11>DMA 2 JCLK 32 t DREQPULSE t DREQWAIT DREQ D t _D t DSU LO HI t HD HDATA t 16. DMA DREQ/D DMA EDMOD0/EDMOD1 <14:11> t DREQWAIT DREQ D t DREQRTN t _D t DSU LO HI t HD HDATA t 17. DMA DREQ/D DMA EDMOD0/EDMOD1 <14:11> DREQ D t DREQRTN t _D t DREQWAIT t DSU FB t HD HDATA t DMA
14 JDATA FIFO 10 Parameter Mnemonic Min Typ Max Unit MCLK to JDATA Valid JDATA TD 1.5 JCLK JCLK ns MCLK to VALID Assert/Deassert VALID TD 1.5 JCLK 2.5 JCLK ns HOLD Setup to Rising MCLK HOLD SU 3 ns HOLD Hold from Rising MCLK HOLD HD 3 ns JDATA Setup to Rising MCLK JDATA SU 3 ns JDATA Hold from Rising MCLK JDATA HD 3 ns 1 JCLK 32 MCLK JDATA TD JDATA HD JDATA VALID TD JDATA SU VALID HOLD HOLD SU HOLD HD JDATA MCLK JDATA SU JDATA HD JDATA VALID TD VALID HOLD HD HOLD SU HOLD JDATA
15 VDATA 11 Parameter Mnemonic Min Typ Max Unit VCLK to VDATA Valid Delay (VDATA Output) VDATA TD 12 ns VDATA Setup to Rising VCLK (VDATA Input) VDATA SU 4 ns VDATA Hold from Rising VCLK (VDATA Input) VDATA HD 4 ns HSYNC Setup to Rising VCLK HSYNC SU 3 ns HSYNC Hold from Rising VCLK HSYNC HD 4 ns VCLK to HSYNC Valid Delay HSYNC TD 12 ns VSYNC Setup to Rising VCLK VSYNC SU 3 ns VSYNC Hold from Rising VCLK VSYNC HD 4 ns VCLK to VSYNC Valid Delay VSYNC TD 12 ns FIELD Setup to Rising VCLK FIELD SU 4 ns FIELD Hold from Rising VCLK FIELD HD 3 ns VCLK to FIELD Valid FIELD TD 12 Decode Slave Data Sync Delay SYNC DELAY 8 1 VCLK cycles (HSYNC Low to First 0xFF of EAV/SAV Code) Decode Slave Data Sync Delay 10 1 VCLK cycles (HSYNC Low to First Data for HVF Mode) 1 ADV212 VCLK VDATA SU VDATA HD VDATA (IN) Cr Y Cb Y FF EAV FF SAV Cb Y Cr CCIR 656 VCLK HSYNC HSYNC SU HSYNC HD VDATA (IN) Cb Y Cr Y Cb Y Cr Y HVF HSYNC HSYNC VCLK VSYNC VSYNC SU VSYNC HD FIELD FIELD SU FIELDHD HVF VSYNC FIELD VSYNC FIELD
16 VCLK VDATA TD VDATA (OUT) FF EAV Cb Y HSYNC SU HSYNC HD HSYNC (IN) VSYNC HD VSYNC SU SYNC DELAY VSYNC (IN) FIELD (IN) 24. FIELD SU CCIR 656 HSYNC VSYNC FIELD VCLK VDATA TD VDATA (OUT) Cb Y Cr Y Cb Y HSYNC SU HSYNC HD HSYNC (IN) VSYNC HD VSYNC SU SYNC DELAY VSYNC (IN) FIELD (IN) 25. FIELD SU HVF HSYNC VSYNC FIELD VCLK VDATA TD VDATA (OUT) Cb FF SAV Cb Y Cr HSYNC (OUT) VSYNC TD HSYNC TD VSYNC (OUT) FIELD TD FIELD (OUT) CCIR 656 HSYNC VSYNC FIELD VCLK VDATA (OUT) Cb Y VDATA TD Cr Y Cb Y Cb Y Cr HSYNC (OUT) VSYNC (OUT) VSYNC TD FIELD (OUT) FIELD TD 27. HVF HSYNC VSYNC FIELD
17 VD 12 Parameter Mnemonic Min Typ Max Unit VCLK to PIXELDATA Valid Delay (PIXELDATA Output) VDATA TD 12 ns PIXELDATA Setup to Rising VCLK (PIXELDATA Input) VDATA SU 4 ns PIXELDATA Hold from Rising VCLK (PIXELDATA Input) VDATA HD 4 ns VCLK to VY Valid Delay VY TD 12 ns VFRM Setup to Rising VCLK (VFRAME Input) VFRM SU 3 ns VFRM Hold from Rising VCLK (VFRAME Input) VFRM HD 4 ns VCLK to VFRM Valid Delay (VFRAME Output) VFRM TD 12 ns VSTRB Setup to Rising VCLK VSTRB SU 4 ns VSTRB Hold from Rising VCLK VSTRB HD 3 ns VCLK VDATA SU VDATA HD PIXEL DATA (IN) PIXEL 1 PIXEL 2 PIXEL 3 VFRM SU VFRMHD VFRM (IN) VY TD VY (OUT) VSTRB SU VSTRB HD VSTRB (IN) RAW PIXEL MODE ENCODE VCLK VDATA TD PIXELDATA (OUT) PIXEL 1 PIXEL 2 PIXEL 3 VFRM TD VFRM (OUT) VY TD VY (OUT) VSTRB SU VSTRB HD VSTRB (IN) RAW PIXEL MODE DECODE
18 JTAG 13 Parameter Mnemonic Min Typ Max Unit TCK Period TCK 134 ns TDI or TMS Setup Time TDI SU 4.0 ns TDI or TMS Hold Time TDI HD 4.0 ns TDO Hold Time TDO HD 0.0 ns TDO Valid TDO VALID 10.0 ns TRST Hold Time TRST HD 4.0 ns TRST Setup Time TRST SU 4.0 ns TRST Pulse Width Low TRST LO 4 TCK cycles TCK TDO VALID TDO HD TDO TDI SU TDI HD TDI TMS TRST HD TRST TRST SU JTAG
19 14 Parameter 1 VDD Supply Voltage, Core IOVDD Supply Voltage, Input/Output Storage Temperature [T S ] Reflow Soldering Pb-Free, 121-Ball Pb-Free, 144-Ball Rating 0.3 V to V 0.3 V to 3.63 V 65 to [20 sec to 40 sec] 260 [20 sec to 40 sec] θ JA Package Type θ JA θ JC Unit 144-Ball ADV212BBCZ /W 121-Ball ADV212BBCZ /W ESD ESD ESD ESD
20 BOTTOM VIEW (Not to Scale) A B C D E F G H J K L A B C D E F G H J K L M BOTTOM VIEW (Not to Scale)
21 L9 132 L12 MCLK 1 I PLL 117 L7 131 L11 RESET 1 I ADV212 RESET D0 D1 DREQ0 DREQ1 37 to 34, D4 to D1, 64, 49 to 51, F4, E1 to E3, HDATA 16 I/O HDATA [23:16] 27 to 25, C5 to C3, 37 to 39, 25 D1 to D3, [15:0] HDATA [27:24] HDATA [31:28] 16, 15, 24, B5, B4, C2, to 27, 13 to C1 to C3, to 12, B3 to B1, 15, 2 to 4 B1 to B3, 2, 6, 5 A2, A6, A5 A2 to A4 ADDR[3:0] _ HDATA 10kΩ 88, 107, H11, K8, 108 to 106, J12, J11, ADDR[3:0] 4 I 87, 97 H10, J9 96 J10, H12 96 J8 95 H11 95 J7 94 H10 FB 86 H9 84 G12 1 I ADV I 2 DMA D DMA HDATA 1 1 I 3 DMA D DMA HDATA FB _ 85 H8 83 G11 76 G10 82 G10 IRQ 1 O ADV212 FIFO DMA _ _ _ 10kΩ PLL_HI O ADV212 ADV212 EIRQIE
22 F8 72 F12 DREQ0 FSRQ0 VALID _ 64 F9 71 F11 D0 _ 65 F10 70 F10 DREQ1 _ 75 G9 69 F9 D1 1 O DMA ADV212 DMA 0 FIFO O FIFO D-DMA 0 FIFO O JDATA EDMOD0 VALID CFG1 I 10kΩ IOVDD DGND 1 I DMA CPU DREQ0 DMA DMA HOLD I JDATA EDMOD0 F0 I FIFO D-DMA 0 FIFO 1 O DMA ADV212 DMA 1 FIFO _ FSRQ1 O FIFO D-DMA 1 FIFO CFG2 I 10kΩ IOVDD DGND F1 1 I DMA CPU _ DREQ1 DMA JDATA DMA DMA I FIFO D-DMA 1 FIFO 90 to 92, 78 J2 to J4, H1 111,97 to 99 K3, J1 to J3 HDATA 4 I/O [31:28] JDATA [7:4] I/O JDATA JDATA 79 to 81, 70 H2 to H4, G4 100, 85 to 87 J4, H1 to H3 HDATA 4 I/O [27:24] JDATA [3:0] I/O JDATA JDATA
23 , 68, G3, G2, 88,73 to 75 H4, G1 to G3 HDATA 4 I/O 59, 58 F4, F3 [23:20] 57, 46 to 48 F2, E2, E3, 76, 61 to 63 G4, F1 to F3 HDATA 4 I/O E4 [19:16] VDATA I/O [15:12] 10kΩ 112 L2 134 M2 SCOMM7 8 I/O 10kΩ 113 L3 135 M3 SCOMM6 I/O 10kΩ 114 L4 136 M4 SCOMM5 I/O ADV212 AN kΩ 100 K1 121 L1 SCOMM4 O LCODE LCODE FIFO JDATA 8 LCODE K2 122 L2 SCOMM3 I 10kΩ 115 L5 123 L3 SCOMM2 O 10kΩ 103 K4 109 K1 SCOMM1 I 10kΩ 102 K3 110 K2 SCOMM0 O 10kΩ 53 E9 60 E12 VCLK 1 I VDATA 44, 43, 29, D11, D10, 46 to 48, D10 to D12, VDATA 12 I/O 10kΩ 31, 32, 18 to C7, C9, C10, 34 to 36, C10 to C12, [11:0] 20, 22, 21, B7, B8, B9, 22 to 24, B10 to B12, 7, 10 B11, B10, 9 to 11 A9 to A11 A7, A10 41 D8 58 E10 VSYNC 1 I/O VFRM 42 D9 59 E11 HSYNC 1 I/O VY O 54 E10 57 E9 FIELD 1 I/O VSTRB I 94 J6 120 K12 TCK 1 I JTAG 108 K9 119 K11 TRS 1 I JTAG JTAG JTAG
24 J K10 TMS 1 I JTAG JTAG 10kΩ JTAG 116 L6 141 M9 TDI 1 I JTAG JTAG 10kΩ JTAG 109 K L10 TDO 1 O JTAG 3, 8, 40, 84, A3, A8, D7, 18, 19, 30, B6, B7, C6, VDD V 120 H7, L10 31, 42, 43, C7, D6, D7, 102, 103, J6, J7, K6, 114, 115, K7, L6, L7, 126, 127, M , 4, 9,11, A1, A4, A9, 1, 5 to 8, 12, A1, A5 to DGND GND 23, 33, 39, A11, C1, 17, 20, 29, A8, A12, B5, 45, 49 to 51, C11, D6, E1, 32, 41, 44, B8, C5, C8, 55, 56, 60 to E5 to E7, 52 to 56, 65 D5, D8, E4 62, 66, 67, E11, F1, F5 to 68, 77 to to E8, F5 to 71 to 73, 77, to F7, F11, 81, 89 to 93, F8, G5 to 83, 89,99, G1, G5 to 101, 104, G9, H5 to 110, 111, G7, G11, H6, 105, 113, H9, J5, J8, 118, 121 J1, J11, K11, 116, 125, J9, K5, K8, L1, L8, L11 128, 133, L5, L8, M1, 137 to 140, M5 to M8, 143, 144 M11, M12 17, 28, 30, B6, C6, C8, 16, 21, 28, B4, B9, C4, IOVDD V 38,52, 74, D5, E8, G8, 33, 40, 45, C9, D4, D9, 82,93, 104 H5, J5, K5 to 112, 117, K4, K9, L4, to 106 K7 124, 129 L9 1 DMA DMA ADV212 2 DMA FB ADV212 3 DMA FB ADV212
25 ADV212 5/3 9/7 JPEG 2000 DMA ADV212 SURF 16 1 JPEG 2000 ADV212 3 ADV RISC JPEG 2000 JPEG 2000 DMA DMA
26 ADV212 VDATA HDATA HDATA ADV212 VDATA HDATA VDATA ADV212 ITU-R BT.656 ADV212SMPTE 274M (1080i) 8/10/12 YCbCr YCbCr 4:2:2 17 VDATA VCLK 17. EAV/SAV HVF EAV/SAV YCbCr 1 H V F YCbCr 1 VFRM VSTRB VY HDATA ADV212 SRAM DMA JDATA ASIC 16/32 8/16/32 ADV212 3 JPEG 2000 ADV212 16/32 MSB 8/10/12/14/16 ADV212 ADV202 in HIPI Mode ADV212 ADV212 16/32 8/16/32 16 ADV212 ASIC ADV212 IADDR IDATA
27 IADDR IDATA ADV HDATA ADV212 BUSMODE / / /ADDR DMA DREQ /D HDATA<31:0> PIXEL FIFO CODE FIFO ATTR FIFO ADV212 DMAPIXEL FIFO CODE FIFO ATTR FIFO HDATA<15:0> HDATA<31:16> FIFO 32 DMA DMA JDATA 16 HDATA<15:0> JDATA<7:0> JDATA valid hold JDATA ADV212 ADV212 JDATA<7:0> ADV212 JDATA<7:0> JDATA ADV STAGE STAGE HDATA [15:0] 16 HDATA 32 HDATA ADV212 3PIXEL CODE ATTR JDATA JDATA VDATA 1 8 JDATA<7:0> JPEG VALID ADV212 HOLD JDATA VDATA JDATA DMA DMA DMA ADV212 FIFO 2 DMA 3 FIFO PIXEL CODE ATTR1 DREQ /D DMA D ADV212
28 ADV212 ADV ADDR _ [3:0] HDATA [31:0] ADV Address Name Description 0x00 PIXEL Pixel FIFO access register 0x01 CODE Compressed code stream access register 0x02 ATTR Attribute FIFO access register 0x03 Reserved Reserved 0x04 CMDSTA Command stack 0x05 EIRQIE External interrupt enabled 0x06 EIRQFLG External interrupt flags 0x07 SWFLAG Software flag register 0x08 BUSMODE Bus mode configuration register 0x09 MMODE Miscellaneous mode register 0x0A STAGE Staging register 0x0B IADDR Indirect address register 0x0C IDATA Indirect data register 0x0D BOOT Boot mode register 0x0E PLL_HI PLL control register high byte 0x0F PLL_LO PLL control register low byte
29 HIPI IADDR IDATA 0xFFFF IADDR IDATA 16 IADDR IDATA ADV Address Name Description 0xFFFF0400 PMODE1 Pixel/video format 0xFFFF0404 COMP_CNT_STATUS Horizontal count 0xFFFF0408 LINE_CNT_STATUS Vertical count 0xFFFF040C XTOT Total samples per line 0xFFFF0410 YTOT Total lines per frame 0xFFFF0414 F0_START Start line of Field 0 [F0] 0xFFFF0418 F1_START Start line of Field 1 [F1] 0xFFFF041C V0_START Start of active video Field 0 [F0] 0xFFFF0420 V1_START Start of active video Field 1 [F1] 0xFFFF0424 V0_END End of active video Field 0 [F0] 0xFFFF0428 V1_END End of active video Field 1 [F1] 0xFFFF042C PIXEL_START Horizontal start of active video 0xFFFF0430 PIXEL_END Horizontal end of active video 0xFFFF0440 MS_CNT_DEL Master/slave delay 0xFFFF0444 Reserved Reserved 0xFFFF0448 PMODE2 Pixel Mode 2 0xFFFF044C VMODE Video mode 0xFFFF1408 EDMOD0 External DMA Mode Register 0 0xFFFF140C EDMOD1 External DMA Mode Register 1 0xFFFF1410 FFTHRP FIFO threshold for pixel FIFO 0xFFFF1414 Reserved Reserved 0xFFFF1418 Reserved Reserved 0xFFFF141C FFTHRC FIFO threshold for code FIFO 0xFFFF1420 FFTHRA FIFO threshold for ATTR FIFO 0xFFFF1424 to 0xFFFF14FC Reserved Reserved
30 PLL ADV212 PLL_HI PLL_LO PLL PLL_LO 20µs MCLK ADV212 PLL JCLK JPEG 2000HCLK CPU PLL JCLK 50MHz 150MHz 144 JCLK 50MHz 115MHz MHz MCLK IPD 1 MCLK 20 MHz IPD JCLK 4 MCLK LLC MCLK CCIR MHz MCLK 3 PLLJCLK HCLK 81MHz HCLK 81MHz 121HCLK 108MHz (144 ) JCLK 2 VCLK JCLK 2 VCLK YCbCr [4:2:2] MCLK IPD 2 PHASE DETECT 2 BYPASS LPF PLLMULT VCO JCLK HCLK JDATA JDATA JCLK 4 MCLK DMA 0.36 JCLK 32. LFB HCLKD PLL PLL IPD LFB PLLMULT HCLKD HCLK JCLK 0 0 N 0 N MCLK N MCLK 0 0 N 1 N MCLK/2 N MCLK 0 1 N 0 2 N MCLK 2 N MCLK 0 1 N 1 N MCLK 2 N MCLK 1 0 N 0 N MCLK/2 N MCLK/2 1 0 N 1 N MCLK/4 N MCLK/2 1 1 N 0 N MCLK N MCLK 1 1 N 1 N MCLK/2 N MCLK 21. PLL_HI PLL_LO Video Standard CLKIN Frequency on MCLK PLL_HI PLL_LO SMPTE 125M or ITU-R BT.656 (NTSC or PAL) 27 MHz 0x0008 0x0004 SMPTE 293M (525p) 27 MHz 0x0008 0x0004 ITU-R BT.1358 (625p) 27 MHz 0x0008 0x0004 SMPTE 274M (1080i) MHz 0x0008 0x0084
31 CFG CFG 22. Boot Mode Settings Description Hardware Boot Mode 2 CFG<1> tied high, CFG<2> tied low ADV212 Hardware Boot Mode 4 CFG<1> tied low, CFG<2> tied high Reserved. Hardware Boot Mode 6 CFG<1> and CFG<2> tied high Reserved.
32 ADV212 8/10/12/14/16 8/10/12 YCbCr ADV212 PMODE Input Rate Limit Approx Min Output Rate, Approx Max Output Rate, Active Resolution Compressed Data 2 Compressed Data 3 Interface Compression Mode Input Format (MSPS) 1 (Mbps) (Mbps) HDATA Irreversible 8-bit data Irreversible 10-bit data Irreversible 12-bit data Irreversible 16-bit data Reversible 8-bit data Reversible 10-bit data Reversible 12-bit data Reversible 14-bit data VDATA Irreversible 8-bit data Irreversible 10-bit data Irreversible 12-bit data Reversible 8-bit data Reversible 10-bit data Reversible 12-bit data HDATA DMA Input Rate Limit Approx Min Output Rate, Approx Max Output Rate, Active Resolution Compressed Data 2 Compressed Data 3 Interface Compression Mode Input Format (MSPS) 1 (Mbps) (Mbps) HDATA Irreversible 8-bit data Irreversible 10-bit data Irreversible 12-bit data Irreversible 16-bit data Reversible 8-bit data Reversible 10-bit data Reversible 12-bit data Reversible 14-bit data VDATA Irreversible 8-bit data Irreversible 10-bit data Irreversible 12-bit data Reversible 8-bit data Reversible 10-bit data Reversible 12-bit data HDATA DMA 2 3
33 25. HDATA VDATA Compression Mode Input Format Tile/Precinct Maximum Width 9/7i Single-component /7i Two-component 1024 each 9/7i Three-component 1024 (Y) 5/3i Single-component /3i Two-component 2048 (each) 5/3i Three-component 2048 (Y) 5/3r Single-component /3r Two-component /3r Three-component 1024
34 ADV212 JPEG i 1080i 2 ADV212 ADV212 Y CbCr ADV212 ADV212 AN VDATA FPGA ADV BIT HOST CPU DATA[31:0] ADDR[3:0] WR IRQ ADV212_1_SLAVE HDATA[31:0] ADDR[3:0] VCLK MCLK IRQ VDATA[11:2] 74.25MHz OSC Y LLC Y[9:0] ADV BIT SD/HD VIDEO DECODER 1080i VIDEO IN DREQ DREQ FIELD D D VSYNC G I/O SCOMM[5] HSYNC CbCr C[9:0] ADV212_2_SLAVE WR IRQ DREQ D HDATA[31:0] VCLK ADDR[3:0] MCLK HSYNC VSYNC FIELD IRQ DREQ VDATA[11:2] D SCOMM[5] CbCr
35 HVF HVF SCOMM[5] GPIO 2 ADV212 HVF SCOMM[5] GPIO EIRQIE 1 SWIRQ1 32-BIT HOST CPU DATA[31:0] ADDR[3:0] WR IRQ ADV212_1_MASTER HDATA[31:0] ADDR[3:0] VCLK MCLK IRQ VDATA[11:2] Y 74.25MHz OSC Y ADV7321A 10-BIT SD/HD VIDEO ENCODER CLKIN Y[9:0] 1080i VIDEO OUT DREQ DREQ FIELD D D VSYNC G I/O SCOMM[5] HSYNC CbCr C[9:0] ADV212_2_SLAVE WR IRQ DREQ D 34. HDATA[31:0] VCLK ADDR[3:0] MCLK HSYNC VSYNC FIELD IRQ CbCr DREQ VDATA[11:2] D SCOMM[5]
36 35 AD9843A D[9:0] SDATA SCK 10 FPGA DATA INPUTS[9:0] SERIAL DATA SERIAL CLK ADV212 MCLK VCLK VFRM VY VSTRB 16-BIT HOST CPU SL SERIAL EN PIXEL OUT[9:0] HDATA[15:0] ADDR[3:0] VDATA[15:6] IRQ DATA[15:0] ADDR[3:0] IRQ
37 SDTV CCIR ADV212 ENCODE MODE ADV212 ADV BIT VIDEO DECODER VIDEO IN VDATA[11:2] P[19:10] 32-BIT HOST CPU VCLK LLC1 DATA[31:0] INTR ADDR[3:0] HDATA[31:0] IRQ ADDR[3:0] MCLK 27MHz OSC DECODE MODE ADV212 ADV7301A 10-BIT VIDEO ENCODER VIDEO OUT 32-BIT HOST CPU VDATA[11:2] VCLK MCLK P[9:0] CLKIN DATA[31:0] INTR ADDR[3:0] HDATA[31:0] IRQ ADDR[3:0] 27MHz OSC SDTV
38 CCIR ADV212 FPGA DREQ0 D0 ADV212 DREQ0 D0 VDATA[11:2] ADV BIT VIDEO DECODER P[19:10] VIDEO IN DATA[31:0] HDATA[31:0] VCLK LLC1 32-BIT HOST CPU DATA[31:0] MCLK 27MHz OSC IRQ ADDR[3:0] IRQ ADDR[3:0] ENCODE MODE FPGA DREQ0 D0 DATA[31:0] ADV212 DREQ0 D0 VDATA[11:2] VCLK HDATA[31:0] MCLK ADV730xA 10-BIT VIDEO ENCODER P[9:0] CLKIN VIDEO OUT 31-BIT HOST CPU DATA[31:0] 27MHz OSC IRQ ADDR[3:0] IRQ ADDR[3:0] DECODE MODE
39 HIPI 38 HIPI 38. HDATA<31> Y0/G0<MSB> HDATA<30> Y0/G0<6> HDATA<29> Y0/G0<5> HDATA<28> Y0/G0<4> HDATA<27> Y0/G0<3> HDATA<26> Y0/G0<2> HDATA<25> Y0/G0<1> HDATA<24> Y0/G0<0> HDATA<23> Cb0/G1<MSB> HDATA<22> Cb0/G1<6> HDATA<21> Cb0/G1<5> HDATA<20> Cb0/G1<4> HDATA<19> Cb0/G1<3> HDATA<18> Cb0/G1<2> HDATA<17> Cb0/G1<1> HDATA<16> Cb0/G1<0> HDATA<15> Y1/G2<MSB> HDATA<14> Y1/G2<6> HDATA<13> Y1/G2<5> HDATA<12> Y1/G2<4> HDATA<11> Y1/G2<3> HDATA<10> Y1/G2<2> HDATA<9> Y1/G2<1> HDATA<8> Y1/G2<0> HDATA<7> Cr0/G3<MSB> HDATA<6> Cr0/G3<6> HDATA<5> Cr0/G3<5> HDATA<4> Cr0/G3<4> HDATA<3> Cr0/G3<3> HDATA<2> Cr0/G3<2> HDATA<1> Cr0/G3<1> HDATA<0> Cr0/G3<0> DATA<31:0> WR IRQ IRQ DREQ DREQ0 D D0 MCLK 74.25MHz DREQ DREQ1 D D1 ADV BIT HOST COMPRESSED DATA PATH RAW PIXEL DATA PATH ADV212
40 JDATA 39 JDATA CCIR 656 JDATA FPGA JDATA[7:0] HOLD VALID ADV212 VDATA[11:2] FIELD VSYNC HSYNC YCrCb P[19:10] FIELD VS HS ADV7189 VIDEO IN 16-BIT HOST CPU DATA[15:0] IRQ ADDR[3:0] HDATA[15:0] IRQ ADDR[3:0] VCLK MCLK 27MHz OSC LLC JDATA
41 SQ BALL A1 CORNER TOP VIEW BSC SQ 1.00 BSC BOTTOM VIEW A1 CORNER INDEX AREA A B C D E F G H J K L * DETAIL A DETAILA * NOM 0.30 MIN BALL DIAMETER SEATING PLANE 0.20 COPLANARITY 40. *COMPLIANT WITH JEDEC STANDAS MO-192-ABD-1 WITH EXCEPTION TO PAGE HEIGHT AND THICKNESS. 121 P_BGA (BC-121-1) mm A BSC SQ A1 CORNER INDEX AREA BALL A1 INDICATOR TOP VIEW B SQ A B C D E F G H J K L M *1.85 MAX DETAIL A 1.00 BSC BOTTOM VIEW DETAILA * BALL DIAMETER SEATING PLANE COPLANARITY 0.20 MAX 41. *COMPLIANT WITH JEDEC STANDAS MO-192-AAD-1 WITH EXCEPTION TO PAGE HEIGHT AND THICKNESS. 144 P_BGA (BC-144-3) mm A
42 Temperature Speed Operating Package Model Range Grade Voltage Package Description Option ADV212BBCZ to MHz 1.5 V Internal, 121-Ball Chip Scale Package Ball Grid BC V or 3.3 V I/O Array [P_BGA] ADV212BBCZRL to MHz 1.5 V Internal, 121-Ball Chip Scale Package Ball Grid BC V or 3.3 V I/O Array [P_BGA] ADV212BBCZ to MHz 1.5 V Internal, 144-Ball Chip Scale Package Ball Grid BC V or 3.3 V I/O Array [P_BGA] ADV212BBCZRL to MHz 1.5 V Internal, 144-Ball Chip Scale Package Ball Grid BC V or 3.3 V I/O Array [P_BGA] 1 Z D /06(0)-J
ADV202: JPEG2000 ビデオ・コーデック
JPEG2000 ADV202 JPEG2000 SURF Spatial Ultraefficient Recursive Filtering 69/75/3 3 4 2 22048 14096 4096 ITU.R-BT656 SMPTE125M PAL/NTSC SMPTE274M SMPTE293M 525p ITU.R- BT1358 625p 65MSPS 40MSPS ADV202SMPTE274M
R1RW0408D シリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
R1RW0416DI シリーズ
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R1LV0416Dシリーズ データシート
Wide Temperature Range Version 4M SRAM (256-kword 16-bit) RJJ03C0237-0100 Rev. 1.00 2007.05.24 262,144 16 4M RAM TFT 44 TSOP II 48 CSP 0.75mm 3.0V 2.7V 3.6V 55/70ns max 3µW typ V CC =3.0V 2CS 40 +85 C
R1RP0416D シリーズ
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AD8212: 高電圧の電流シャント・モニタ
7 V typ 7 0 V MSOP : 40 V+ V SENSE DC/DC BIAS CIRCUIT CURRENT COMPENSATION I OUT COM BIAS ALPHA 094-00 V PNP 0 7 V typ PNP PNP REV. A REVISION 007 Analog Devices, Inc. All rights reserved. 0-9 -- 0 40
R1LV1616H-I シリーズ
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R1EV5801MBシリーズ データシート
1M EEPROM (128-kword 8-bit) Ready/Busy and function R10DS0209JJ0100 Rev.1.00 131072 8 EEPROM ROM MONOS CMOS 128 2.7V 5.5V 150ns (max) @ Vcc=4.5V 5.5V 250ns(max) @ Vcc=2.7V 5.5V 20mW/MHz (typ) 110µW (max)
LTC ビット、200ksps シリアル・サンプリングADC
µ CBUSY ANALOG INPUT 10V TO 10V 2. 2. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 V DIG V ANA PWRD BUSY CS R/C TAG SB/BTC DATA EXT/INT DATACLK DGND SY 28 27 26 25 24 23 22 21 20 19 18 17 16 15 10µF 0.1µF SERIAL INTERFACE
AD9889B: 高性能 HDMI/DVI トランスミッタ
正誤表 この製品のデータシートに間違いがありましたので お詫びして訂正いたします この正誤表は 200 年 2 月 2 日現在 アナログ デバイセズ株式会社で確認した誤りを記し たものです 正誤表作成年月日 : 200 年 2 月 2 日製品名 :AD9889B 対象となるデータシートのリビジョン (Rev):Rev.0( 和文 ) 訂正箇所 : P.3 表 和文データシート (Rev.0) の AC
AD5933: 1 MSPS、12 ビット・インピーダンス・コンバータネットワーク・アナライザ
1MSPS 12 AD5933 1kHzto I 2 C 27.1Hz 1Ω 1MΩ 2.5 2.7 5.5V 4125 16SSOP AD5933 1MSPS 12A/D ADC ADC DSPDFT DFTR I 2 1. Tan 1 (I/R) AD5934 2 2 R + I 2.7 5.5V 25kSPS 12 16SSOP MCLK AVDD DVDD DAC R OUT VOUT SCL
R1RP0416DIシリーズデータシート
Wide Temperature Version 4M High Speed SRAM (256-kword 16-bit) データシート RJJ03C0097-0201 Rev.2.01 概要 R1RP0416DI シリーズは 256k ワード 16 ビット構成の 4M ビット高速スタティック RAM です CMOS(6 トランジスタメモリセル ) プロセス技術を採用し, 高密度, 高性能, 低消費電力を実現しました
HN58V256Aシリーズ/HN58V257Aシリーズ データシート
HN58V256A HN58V257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58V257A) RJJ03C0132-0600 Rev. 6.00 2007. 05. 24 HN58V256A HN58V257A 32768 8 EEPROM ROM MNOS CMOS 64 3V 2.7 5.5V 120ns (max)
HN58C256A シリーズ/HN58C257A シリーズ データシート
HN58C256A HN58C257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58C257A) RJJ03C0133-0600Z Rev. 6.00 2006. 10. 26 HN58C256A HN58C257A 32768 8 EEPROM ROM MNOS CMOS 64 5V±10% 85ns/100ns (max)
LT 低コスト、シャットダウン機能付き デュアルおよびトリプル300MHz 電流帰還アンプ
µ µ LT1398/LT1399 V IN A R G 00Ω CHANNEL A SELECT EN A R F 3Ω B C 97.6Ω CABLE V IN B R G 00Ω EN B R F 3Ω 97.6Ω V OUT OUTPUT (00mV/DIV) EN C V IN C 97.6Ω R G 00Ω R F 3Ω 1399 TA01 R F = R G = 30Ω f = 30MHz
RMWV3216A Series Datasheet
32Mbit 低 消 費 電 力 SRAM (2M word 16bit) R10DS0259JJ0100 Rev.1.00 概 要 RMWV3216A シリーズは 2,097,152 ワード 16 ビット 構 成 の 32M ビットスタティック RAM です Advanced LPSRAM 技 術 を 採 用 し 高 密 度 高 性 能 低 消 費 電 力 を 実 現 しております したがって RMWV3216A
HN58X2402SFPIAG/HN58X2404SFPIAG
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
DS90LV011A 3V LVDS 1 回路入り高速差動出力ドライバ
3V LVDS Single High Speed Differential Driver Literature Number: JAJS962 Single High Speed Differential Driver 19961015 23685 ds200149 Input Voltage changed to 3.6V from 5V Updated DC and AC typs basic
mbed祭りMar2016_プルアップ.key
1 2 4 5 Table 16. Static characteristics (LPC1100, LPC1100L series) continued T amb = 40 C to +85 C, unless otherwise specified. Symbol Parameter Conditions Min Typ [1] Max Unit Standard port pins, RESET
RMLV0816BGBG Datasheet
8Mbit 低 消 費 電 力 SRAM (512k word 16bit) R10DS0229JJ0200 Rev.2.00 概 要 RMLV0816BGBG は 524,288 ワード 16 ビット 構 成 の 8M ビットスタティック RAM です Advanced LPSRAM 技 術 を 採 用 し 高 密 度 高 性 能 低 消 費 電 力 を 実 現 しております したがって RMLV0816BGBG
16-Bit, Serial Input Multiplying Digital-to-Analog Converter (Rev. B
DAC8811 www.tij.co.jp ± ± µ ± µ ± V REF CS Power-On Reset DAC8811 D/A Converter 16 DAC Register 16 R FB I OUT CLK SDI Shift Register GND DAC8811C ±1 ±1 MSOP-8 (DGK) 4to 85 D11 DAC8811ICDGKT DAC8811C ±1
1
Ver.1.04 Reference Document For LCD Module Product No Documenet No 1B3GB02 SPC1B3GB02V104 Version Ver.1.04 REPRO ELECTRONICS CORPORATION Maruwa Building 2F,2-2-19 Sotokanda,Chiyoda-ku,Tokyo 1001-0021 Japan
R1LV0816ASB データシート
R1LV0816ASB 5SI, 7SI 8Mb Advanced LPSRAM (512k word x 16bit) RJJ03C0292-0100 Rev.1.00 2009.11.30 概 要 R1LV0816ASB は シリコンゲート 0.15µm CMOS プロセス 技 術 を 用 いた 524,288 語 16 ビット 構 成 を 持 ち 単 一 電 源 で 動 作 する 非 同 期
MAX9471/2 DS.J
19-0524; Rev 0; 5/06 * * ± PART TEMP RANGE PIN- PACKAGE TOP VIEW X2 X1 FSO/SCL FS1/SDA 16 17 18 19 20 + PD FS2 15 14 1 TUNE 2 13 VDD 12 VDD 11 GND MAX9471 VDDA 3 AGND 4 GND 5 CLK1 TQFN (5mm x 5mm) 10 9
Unidirectional Measurement Current-Shunt Monitor with Dual Comparators (Rev. B
www.tij.co.jp INA206 INA207 INA208 INA206-INA208 INA206-INA208 V S 1 14 V IN+ V S 1 10 V IN+ OUT CMP1 IN /0.6V REF 2 3 1.2V REF 13 12 V IN 1.2V REF OUT OUT CMP1 IN+ 2 3 9 8 V IN CMP1 OUT CMP1 IN+ 4 11
RMLV0416E Series Datasheet
4Mbit 低消費電力 SRAM (256-kword 16-bit) R10DS0205JJ0100 Rev.1.00 概要 は 262,144 ワード 16 ビット構成の 4M ビットスタティック RAM です Advanced LPSRAM 技術を採用し 高密度 高性能 低消費電力を実現しております したがって RMLV0416E シリーズは バッテリバックアップシステムに最適です パッケージの種類は
untitled
COPAL ELECTRONICS 32 (DP) DP INC 2 3 3 RH RL RWB 32 C S U/D INC U/D CS 2 2 DP7114 32 SOIC CMOS 2.5 V - 6.0 V / 10 kω 50 kω 100 kω TSSOP MSOP /BFR INC / U/D RH RoHS GND RWB RL CS VCC 2017 6 15 1 : R = 2
Cyclone IIIデバイスのI/O機能
7. Cyclone III I/O CIII51003-1.0 2 Cyclone III I/O 1 I/O 1 I/O Cyclone III I/O FPGA I/O I/O On-Chip Termination OCT Quartus II I/O Cyclone III I/O Cyclone III LAB I/O IOE I/O I/O IOE I/O 5 Cyclone III
電源監視回路
TPS3820-xx,TPS3823-xx TPS3824-xx,TPS3825-xx TPS3828-xx www.tij.co.jp µ TYPICAL APPLICATION TPS3820, TPS3823, TPS3828: DBV PACKAGE (TOP VIEW) GND MR 1 2 3 5 4 VDD WDI TPS3824: DBV PACKAGE (TOP VIEW) 1 5
ADC121S Bit, ksps, Diff Input, Micro Pwr Sampling ADC (jp)
ADC121S625 ADC121S625 12-Bit, 50 ksps to 200 ksps, Differential Input, Micro Power Sampling A/D Converter Literature Number: JAJSAB8 ADC121S625 12 50kSPS 200kSPS A/D ADC121S625 50kSPS 200kSPS 12 A/D 500mV
LM6172 デュアル高速低消費電力、低歪み電圧帰還アンプ
Dual High Speed, Low Power, Low Distortion, Voltage Feedback Amplifiers Literature Number: JAJS854 100MHz 3000V/ s 50mA 2.3mA/ 15V ADSL 5V VIP III (Vertically Integrated PNP) LM6171 Dual High Speed, Low
XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO
- 5ns - f CNT 25MHz - 800~6,400 36~288 5V ISP - 0,000 / - / 36V8-90 8 - IEEE 49. JTAG 24mA 3.3V 5V PCI -5-7 -0 CMOS 5V FastFLASH XC9500 XC9500CPLD 0,000 / IEEE49. JTAG XC9500 36 288 800 6,400 2 XC9500
untitled
1.0 1. Display Format 8*2 Character 2. Power Supply 3.3V 3. Overall Module Size 30.0mm(W) x 19.5mm(H) x max 5.5mm(D) 4. Viewing Aera(W*H) 27.0mm(W) x 10.5mm(H) 5. Dot Size (W*H) 0.45mm(W) x 0.50mm(H) 6.
LTC 自己給電絶縁型コンパレータ
AC 120V TECCOR 4008L4 OR EUIVALENT NEUTRAL 2N2222 HEATER 25Ω 150Ω 1k 1N4004 2.5k 5W 5.6V R1 680k 390Ω 100µF LE 47k C1 0.01µF ZC ZC COMPARISON > R = R O e B (1/T 1/T O ) B = 3807 1µF THERM 30k YSI 44008
LM35 高精度・摂氏直読温度センサIC
Precision Centigrade Temperature Sensors Literature Number: JAJSB56 IC A IC D IC IC ( ) IC ( K) 1/4 55 150 3/4 60 A 0.1 55 150 C 40 110 ( 10 ) TO-46 C CA D TO-92 C IC CA IC 19831026 24120 11800 ds005516
MAX IIデバイスのIEEE （JTAG）バウンダリ・スキャン・テスト
3. MAX II IEEE 49. JTAG MII54-.6 PCB PCB Bed-of-nails PCB 98 Joint Test Action Group JTAG IEEE Std. 49. BST PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data Out Core
XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices
XAPP858 (v1.1) 2007 1 9 : Virtex-5 FPGA Virtex-5 DDR2 SDRAM : Karthi Palanisamy Maria George (v1.1) DDR2 SDRAM Virtex -5 I/O ISERDES (Input Serializer/Deserializer) ODDR (Output Double Data Rate) DDR2
LMC6022 Low Power CMOS Dual Operational Amplifier (jp)
Low Power CMOS Dual Operational Amplifier Literature Number: JAJS754 CMOS CMOS (100k 5k ) 0.5mW CMOS CMOS LMC6024 100k 5k 120dB 2.5 V/ 40fA Low Power CMOS Dual Operational Amplifier 19910530 33020 23900
DAC121S101/DAC121S101Q 12-Bit Micro Power, RRO Digital-to-Analog Converter (jp)
DAC121S101 DAC121S101/DAC121S101Q 12-Bit Micro Power, RRO Digital-to-Analog Converter Literature Number: JAJSA89 DAC121S101 12 D/A DAC121S101 12 D/A (DAC) 2.7V 5.5V 3.6V 177 A 30MHz 3 SPI TM QSPI MICROWIRE
LTC 単一5VAppleTalk トランシーバ
LTC µ µ µ µ TYPICAL APPLICATI O LTC 0.µF CHARGE PMP CPEN EN EN O O 0 DO 0 V µf 0.µF µf D D = Ω TO 0Ω Ω TO 0Ω 00pF LTC TA0 - LTC ABSOLTE AXI RATI GS Supply Voltage ( )... V Input Voltage Logic Inputs...
MAX7219 DS Rev4.J
9-4452; Rev 4; 7/3 MA729/MA722 μ μ μ μ PART TEMP RANGE PIN-PACKAGE MA729CNG MA729CWG MA729C/D C to +7 C C to +7 C C to +7 C 24 Narrow Plastic DIP 24 Wide SO Dice* MA729ENG -4 C to +5 C 24 Narrow Plastic
LM358
LM358 2 DC LM358 5V DC 15V DC micro SMD (8 micro SMD) LM358 LM2904 LM258 LM158 20000801 19870224 33020 23900 11800 2002 3 ds007787 Converted to nat2000 DTD added avo -23 to the first page Edited for 2001
R1LV1616Rシリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
DS90LV V or 5V LVDS Driver/Receiver (jp)
DS90LV019 DS90LV019 3.3V or 5V LVDS Driver/Receiver Literature Number: JAJS563 DS90LV019 LVDS 1 / DS90LV019 Low Voltage Differential Signaling (LVDS) 1 CMOS / DS90LV019 EIA-644 IEEE1596.3 (SCI LVDS) 2
ADuM5240/ADuM5241/ADuM5242: isoPower 50 mW DC/DC コンバータ内蔵 2 チャンネル・アイソレータ
isopower 50mW DC/DC 2 DC/DC 5V/10mA DC 1Mbps NRZ 2 8SOP RoHS 105 3ns 3ns 70ns 25kV/µs UL UL 1577 2500V rms 1 CSA Component Acceptance Notice #5A VDE DIN V VDE V 0884-10 VDE V 0884-102006-12 V IORM 560V
Triple 2:1 High-Speed Video Multiplexer (Rev. C
www.tij.co.jp OPA3875 µ ± +5V µ RGB Channel OPA3875 OPA3875 (Patented) RGB Out SELECT ENABLE RED OUT GREEN OUT BLUE OUT 1 R G B RGB Channel 1 R1 G1 B1 X 1 Off Off Off 5V Channel Select EN OPA875 OPA4872
????????????MUX ????????????????????
PGA116 PGA112 PGA113 PGA117 PGA112, PGA113 PGA116, PGA117 www.tij.co.jp µµ µµ ± µ +5V +3V AV DD 1 C BYPASS.1µF DV DD C BYPASS.1µF C BYPASS.1µF V CAL/CH CH1 3 2 1kΩ MUX CAL1 PGA112 PGA113 R F 1 Output Stage
LP3470 Tiny Power On Reset Circuit (jp)
Tiny Power On Reset Circuit Literature Number: JAJS547 IC ( C) CMOS IC 2.63V 2.93V 3.08V 3.65V 4.00V 4.38V 4.63V 6 (V RTH ) 2.4V 5.0V V CC (L ow ) ( ) V CC ( ) IC SOT23-5 1 : 2.63V 2.93V 3.08V 3.65V 4.00V
Untitled
R1LV0816ABG -5SI, 7SI 8Mb Advanced LPSRAM (512k word x 16bit) RJJ03C0295-0100 Rev.1.00 2009.12.14 R1LV0816ABG 0.15µm CMOS 524,288 16 RAM TFT R1LV0816ABG R1LV0816ABG 7.5mm 8.5mm BGA (f-bga [0.75mm, 48 ])
R1LP5256E Series Datashet
256Kb Advanced LPSRAM (32k word x 8bit) R10DS0070JJ0100 Rev.1.00 概要 R1LP5256E シリーズは シリコンゲート 0.15µm CMOS プロセス技術を用いた 32,768 語 8 ビット構成を持ち 単一電源で動作する非同期式のスタティク RAM です メモリセルに TFT 技術を用い 高密度かつ低消費電力を実現したデバイスです
HardCopy IIIデバイスの外部メモリ・インタフェース
7. HardCopy III HIII51007-1.0 Stratix III I/O HardCopy III I/O R3 R2 R SRAM RII+ RII SRAM RLRAM II R HardCopy III Stratix III LL elay- Locked Loop PLL Phase-Locked Loop On-Chip Termination HR 4 36 HardCopy
ADM3070E/ADM3071E/ADM3072E/ADM3073E/ADM3074E/ADM3075E/ADM3076E/ADM3077E/ADM3078E: 3.3 V、±15 kV ESD 保護付き、半／全二重、RS-485 ／ RS-422 トランシーバ
3.3V 15kV ES S-485/S-422 TI/EI S-485/S-422 S-485 15kV ES M37E/M371E/M372E 25kbps M373E/M374E/M375E 5kbps M376E/M377E/M378E 16Mbps 256 4 125 E EMI M371E/M374E/ M377E 7 12V 8 14SOIC M37E M378E 3.3V 15kV
OPA134/2134/4134('98.03)
OPA OPA OPA OPA OPA OPA OPA OPA OPA TM µ Ω ± ± ± ± + OPA OPA OPA Offset Trim Offset Trim Out A V+ Out A Out D In +In V+ Output In A +In A A B Out B In B In A +In A A D In D +In D V NC V +In B V+ V +In
DS90LV047A
3V LVDS 4 CMOS 4 CMOS Low Voltage Differential Signaling (LVDS) 400Mbps (200MHz) TLL/CMOS 350mV TRI-STATE 13mW ( ) PCB ENABLE ENABLE* AND TRI- STATE 4 DS90LV04 A (DS90LV048A ) ECL 1 1 Dual-In-Line 3V LVDS
LM7171 高速、高出力電流、電圧帰還型オペアンプ
Very High Speed, High Output Current, Voltage Feedback Amplifier Literature Number: JAJS842 2 1 6.5mA 4100V/ s 200MHz HDSL 100mA 15V S/N ADC/DAC SFDR THD 5V VIP III (Vertically integrated PNP) 19850223
N12866N2P-H.PDF
16Mx64bits PC133 SDRAM SO DIMM Based on 16Mx16 SDRAM with LVTTL, 4 banks & 8K Refresh (16M x 16bit) /. / 1 A0 ~ A12 BA0, BA1 CK0, CK1 CKE0 /S0 /RAS /CAS /WE DQM0 ~ DQM7 DQ0 ~ DQ63 SA0~2 SDA SCL VCC 3.3
Nios® II HAL API を使用したソフトウェア・サンプル集 「Modular Scatter-Gather DMA Core」
ALTIMA Company, MACNICA, Inc Nios II HAL API Modular Scatter-Gather DMA Core Ver.17.1 2018 8 Rev.1 Nios II HAL API Modular Scatter-Gather DMA Core...3...3...4... 4... 5 3-2-1. msgdma... 6 3-2-2. On-Chip
Stratix IIIデバイスの外部メモリ・インタフェース
8. Stratix III SIII51008-1.1 Stratix III I/O R3 SRAM R2 SRAM R SRAM RII+ SRAM RII SRAM RLRAM II 400 MHz R Stratix III I/O On-Chip Termination OCT / HR 4 36 R ouble ata RateStratix III FPGA Stratix III
LMC6082 Precision CMOS Dual Operational Amplifier (jp)
Precision CMOS Dual Operational Amplifier Literature Number: JAJS760 CMOS & CMOS LMC6062 CMOS 19911126 33020 23900 11800 ds011297 Converted to nat2000 DTD Edited for 2001 Databook SGMLFIX:PR1.doc Fixed
Express5800/320Fa-L/320Fa-LR
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
ADC082S021 2 Channel, 50 ksps to 200 ksps, 8-Bit A/D Converter (jp)
2 Channel, 50 ksps to 200 ksps, 8-Bit A/D Converter Literature Number: JAJSAA2 2 200KSPS 8 A/D 2 8 CMOS A/D 50kSPS 200kSPS / IN1 IN2 1 2 SPI QSPI MICROWIRE DSP 2.7V 5.25V 3V 1.6mW 5V 5.8mW 3V 0.12 W 5V
LM193/LM293/LM393/LM 回路入り低動作電圧低オフセット電圧コンパレータ
LM193,LM2903,LM293,LM393 LM193/ Low Power Low Offset Voltage Dual Comparators Literature Number: JAJSB74 2 LM293 2.0mV 2 A/D VCO MOS LM293 TTL CMOS LM293 MOS LM393 LM2903 Micro SMD 8 ( 0.3mm) Squarewave
R1WV6416R データシート
64Mb Advanced LPSRAM (4M word x 16bit / 8M word x 8bit) 概要 RJJ03C0287-0100 Rev.1.00 2009.05.07 は シリコンゲート 0.15µm CMOS プロセス技術を用いた 4,194,304 語 16 ビット構成を持ち 単一電源で動作する非同期式のスタティク RAM です メモリセルに新規 TFT 技術を用い 高密度かつ低消費電力を実現したデバイスです
pc910l0nsz_j
PC90L0NSZ0F PC90L0NSZ0F µ µ µ PC90L PC90L Date Sep.. 00 SHARP Corporation 7 NC Anode Cathode NC 7 GND V O (Open collector) V E (Enable) V CC H H L L H H H L H L L H L: (0) H: () PC90L0NSZ0F PC90L0YSZ0F
LMC555 CMOSタイマ
CMOS 555 CMOS (SOIC MSOP MDIP) micro SMD (8 micro SMD) LM555 2 1 LMCMOS TM CMOS 19850925 24100 ds008669 Converted to nat2000 DTD added title to the 2 avos on the first page Edited for 2001 Databook fixed
Plastic Package (Note 12) Note 1: ( ) Top View Order Number T or TF See NS Package Number TA11B for Staggered Lead Non-Isolated Package or TF11B for S
Overture 68W ( ) 0.1 (THD N) 20Hz 20kHz 4 68W 8 38W SPiKe (Self Peak Instantaneous Temperature ( Ke)) SOA (Safe Operating Area) SPiKe 2.0 V ( ) 92dB (min) SN 0.03 THD N IMD (SMTPE) 0.004 V CC 28V 4 68W
LM9822 3 Channel 42-Bit Color Scanner Analog Front End (jp)
LM9822 LM9822 3 Channel 42-Bit Color Scanner Analog Front End Literature Number: JAJS680 LM9822 3 42 LM9822 AFE CIS CCD CDS / LM9822 14 6MHz ADC 600 / CCD CDS CCD CIS TTL/CMOS 14 6MHz 5V 5% I/O 3.3V 10%
R1LV3216R データシート
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
LMV851/LMV852/LMV854 8 MHz Low Power CMOS, EMI Hardened Operational Amplifi(jp)
LMV851,LMV852,LMV854 LMV851/LMV852/LMV854 8 MHz Low Power CMOS, EMI Hardened Operational Amplifiers Literature Number: JAJSAM3 LMV851/LMV852/LMV854 8MHz CMOS EMI LMV851/LMV852/LMV854 CMOS IC 40 125 LMV851/
Express5800/R110a-1Hユーザーズガイド
4 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Xeon Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0B60: DIMM group #1 has been disabled. : Press to resume, to
Microsoft Word - AK2300-MS0997-J-00_ doc
AK2300 A-Law -law14bitpcm(16bit ) A/D D/A A-law/μ-law GST VFTN VR AMPT AAF SMF A/D CODEC Core D/A PCM I/F DIF0 DIF1 MUTEN DX DR FS BCLK VREF BGREF Internal Main Clock PLLC VDD VSS LVDD Power Down AK2300
HN58X2502/HN58X2504I
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Power Calculator
1 4... 4... 4... 5 6... 6... 6 isplever... 6... 7... 8... 8... 8 (NCD)... 9 (.vcd)... 10... 11...11... 12 Power Summary... 16 Logic Block... 19 Clocks... 20 I/O... 20 I/O Term... 21 Block RAM... 22 DSP...
ADG658/ADG659: 3 ／ 5 ／ ±5 V、4 ／ 8 チャンネル CMOS アナログ・マルチプレクサ
3/5/±5V 4/8 CMOS : ±2 V ±6 V : 2 12 V : +125 C :.1 na : 45 Ω to 8:1 : AG658 4:1 : AG659 16 LFCSP/TSSOP/QSOP :.1 µw(typ) TTL/CMOS 74HC451/74HC452 MAX451/MAX452/ MAX4581/MAX4582 S1 S8 AG658 1 OF 8 ECOER
R1EX24256BSAS0I/R1EX24256BTAS0I データシート
R1EX24256BSAS0I R1EX24256BTAS0I Two-wire serial interface 256k EEPROM (32-kword 8-bit) R10DS0003JJ0400 Rev.4.00 R1EX24xxx 2 EEPROM ROM MONOS CMOS 64 1.8V 5.5V 2 (I 2 C ) 400kHz 2.0μA (max) 1.0mA (max)
LTC 高効率同期整流式降圧スイッチング・レギュレータ
µ LTC1735-1 C OSC 47pF C C2 330pF 47pF PGOOD 1 C OSC TG C SS 0.1µF 2 RUN/SS BOOST R C1 33k 3 I TH LTC1735-1 SW C C1 47pF 4 5 PGOOD SENSE V IN 1000pF 6 7 8 SENSE V OSENSE SGND BG PGND EXTV CC 10Ω 10Ω 16
M52042FP データシート
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VHDL
VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21
?????????????????NMOS?250mA????????????????
TPS732xx µ µ µ µ µ DBV PACKAGE SOT23 (TOP VIEW) DCQ PACKAGE SOT223 (TOP VIEW) TAB IS GND 1 5 GND 2 1 2 3 4 5 EN 3 4 NR/FB Optional Optional GND EN NR/FB V TPS732xx DRB PACKAGE 3mm x 3mm SON (TOP VIEW)
コンフィギュレーション & テスト
SIIGX51005-1.0 5. & IEEE Std. 1149.1 (JTAG) Stratix II GX IEEE Std. 1149.1 JTAG BST JTAG Stratix II GX Quartus II Jam (.jam) Jam Byte-Code (.jbc) JTAG Stratix II GX JTAG BST IOE I/O JTAG CONFIG_IO I/O
A Responsive Processor for Parallel/Distributed Real-time Processing
E-mail: yamasaki@{ics.keio.ac.jp, etl.go.jp} http://www.ny.ics.keio.ac.jp etc. CPU) I/O I/O or Home Automation, Factory Automation, (SPARC) (SDRAM I/F, DMAC, PCI, USB, Timers/Counters, SIO, PIO, )
RNA52A10MM データシート
RNAA0MM Dual CMOS system RESET IC R0DS009JJ000 (Previous code: RJJ0D0-000) Rev..00 0..9 RNAA0MM. CMOS. μa (typ) H MΩ o CMOS. ± 0 m % typ.. μa typ. CR MMPAK- 0 C ( ) RNAA0MMEL MMPAK- PLSP000JC-A MM EL (,000
OPA277/2277/4277 (2000.1)
R OPA OPA OPA OPA OPA OPA OPA OPA OPA µ µ ± ± µ OPA ±± ±± ± µ Offset Trim Offset Trim In OPA +In -Pin DIP, SO- Output NC OPA Out A In A +In A A D Out D In D +In D Out A In A +In A A B Out B In B +In B
LTC ビット、100ksps、サンプリングADC
BUSY ±V INPUT Ω.k V IN CAP REF V k BUFFER k AGND 8 7 V DIG V ANA k k REFERENCE AGND 6-BIT SAMPLING ADC DGND CONTROL LOGIC AND TIMING D TO D BUSY CS R/C BYTE 6 TA 6 TO TO 6 µf.µf DIGITAL CONTROL SIGNALS
LM837 Low Noise Quad Operational Amplifier (jp)
Low Noise Quad Operational Amplifier Literature Number: JAJSBB7 600 Low Noise Quad Operational Amplifier 2000 8 Converted to nat2000 DTD ds009047tl/h/9047 33020 19860602 10 V/ s ( ); 8 V/ s ( ) 25 MHz
LMC7101/101Q Tiny Low Pwr Op Amp w/Rail-to-Rail Input and Output (jp)
,Q /Q Tiny Low Power Operational Amplifier with Rail-to-Rail Input and Output Literature Number: JAJS809 CMOS SOT23-5 CMOS LMC6482/6484 PHS (PDA) PCMCIA 5-Pin SOT23 CMOS 19940216 33020 23900 11800 2006
MAX4886 DS.J
19-0807; Rev 0; 4/07 EVALUATION KIT AVAILABLE μ PART TEMP RANGE PIN- PACKAGE PKG CODE ETO+ -40 C to +85 C 42 TQFN-EP* T42359OM-1 * EYE DIAGRAM ( = 3.3V, f = 2.6GHz 600mV P-P PRBS SIGNAL+) * PRBS = PSUEDORANDOM
XV-Z7000*表1-表4
2 3 4 5 6 7 8 9 40 32 32 3274 33 47 35 74 17 14 34 34! @ 10 28 29 2325 30 2329 26 14 22 17! 11 37 37, 40 37, 40 37 37 52 40 32 37, 40 53 47 33 33 35 54 33 56 12 ! @ # ± ± 13 14 15 16 ! @ # $ 17 18 19 20
General Purpose, Low Voltage, Rail-to-Rail Output Operational Amplifiers 324 V LM LMV321( )/LMV358( )/LMV324( ) General Purpose, Low Voltage, Rail-to-
General Purpose, Low Voltage, Rail-to-Rail Output Operational Amplifiers 324 V LM LMV321( )/LMV358( )/LMV324( ) General Purpose, Low Voltage, Rail-to-Rail Output Operational Amplifiers 358 LMV358/324 LM358/324
AD5302/AD5312/AD5322: 2.5 ～ 5.5 V 電源、230 μA 消費電流、デュアル、レール to レール電圧出力の 8 ／ 10 ／ 12 ビット D/A コンバータ
2.5 5.5V 23µA to8/1/12 D/A AD532 18DAC 2 A 1LSB INL B.5LSB INL AD5312 11DAC 2 A 4LSB INL B 2LSB INL AD5322 112DAC 2 A 16LSB INL B 8LSB INL 1MSOP 3µA@5V 2nA@5V 5nA@3V 2.5 5.5V V REF V LDAC DAC to 1MSOP
AD5259: 不揮発性、I2C 互換 256 ポジション、デジタル・ポテンショメータ
I 2 C 256 256 LFCSP-13mm 3mm.8mm MSOP-13mm 4.9mm 1.1mm I 2 C V LOGIC 5kΩ 1kΩ 5kΩ 1kΩ.1EEPROM EEPROM1ms 4 D D1 1 55 typ 4 85 3 5V V DD V LOGIC GND SCL SD D D1 I 2 C SERIL INTERFCE POER- ON RESET V LOGIC
AD725: 輝度トラップ・ポートを備えた低コスト RGB-NTSC ／ PAL エンコーダ
AD725 NTSC/PAL HSYNC VSYNC 4FSC CLOCK XNOR CSYNC 4FSC CSYNC BURST NTSC/PAL 4FSC FSC 90 C FSC 0 C CSYNC FSC 90 C/270 C CLOCK AT 8FSC RED DC CLAMP Y X2 GREEN BLUE DC CLAMP DC CLAMP U V NTSC/PAL X2 X2 STND
pc725v0nszxf_j
PC725NSZXF PC725NSZXF PC725NSZXF PC725 DE file PC725 Date Jun. 3. 25 SHARP Corporation PC725NSZXF 2 6 5 2 3 4 Anode Cathode NC Emitter 3 4 5 Collector 6 Base PC725NSZXF PC725YSZXF.6 ±.2.2 ±.3 SHARP "S"
FK9B0439ZL
Single N-channel Mark Identifier.94 Unit: mm Features Drain-source On-state Resistance : RDS(on) typ. = 9.5 mω ( VGS = V ) CSP( Chip Size Package ) Halogen-free / RoHS compliant ( EU RoHS / UL-94 V- /
2014.3.10 @stu.hirosaki-u.ac.jp 1 1 1.1 2 3 ( 1) x ( ) 0 1 ( 2)NOT 0 NOT 1 1 NOT 0 ( 3)AND 1 AND 1 3 AND 0 ( 4)OR 0 OR 0 3 OR 1 0 1 x NOT x x AND x x OR x + 1 1 0 x x 1 x 0 x 0 x 1 1.2 n ( ) 1 ( ) n x
MAX DS J
19-233; Rev ; 1/2 µ µ µ µ µ µ PART TEMP RANGE PIN- PACKAGE INL (LSB) AEUB -4 C to +85 C 1 µmax ±.5 BEUB -4 C to +85 C 1 µmax ±1 AEUB -4 C to +85 C 1 µmax ±.5 BEUB -4 C to +85 C 1 µmax ±1 TOP VIEW OUTA
LT 高信号レベル・アップコンバーティング・ミキサ
LT 高信号レベルアップコンバーティング ミキサ 特長 MHz RF RF IF IP 7dBm 9MHz dbm IF db RF LO dbm LO 二重平衡ミキサ イネーブル機能.V~.Vの単一電源電圧範囲 露出パッド付き ピン TSSOPパッケージ アプリケーション CATV ダウンリンク インフラストラクチャ ワイヤレス インフラストラクチャ 高直線性ミキサ アプリケーション 概要 LT
液晶プロジェクター CP-S317J/X327J 取扱説明書
CP-S317/CP-X327/CP-X328 STANDBY/ON VIDEO RGB SEARCH ASPECT MAGNIFY ON OFF FREEZE POSITION ESC HOME END PAGE DOWN ENTER AUTO PAGE UP BLANK VOLUME MUTE KEYSTONE MENU RESET TANDBY/ON INPUT KEYSTONE RESET
FJ4B0111
Single P-channel For Load switching circuits 0.60 4 3 Unit: mm Features Drain-source ON resistance:rds(on) typ. = 141 m ( VGS = -2.5 V ) CSP (Chip Size Package) RoHS compliant (EU RoHS / MSL:Level 1 compliant)
LM117/LM317A/LM317 可変型3 端子レギュレータ
LM117,LM317 LM117/LM317A/LM317 3-Terminal Adjustable Regulator Literature Number: JAJSBC1 LM317A/LM317 3 3 LM317A 3 LM317 1.2 37V 1.5A 3 IC 2 / IC AC IC 6 3 LM317 3-Terminal Adjustable Regulator LM117