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1 ディジタル設計 (A1) (Chap. 情報システム学科次世代コンピューティング研究室山下茂 0

2 目次 1. Verilog HDLの概要 2. ゲートレベルのモデリング 3. データフローモデリング 4. 動作のモデリング 5. FunctionとTask 6. 構造のモデリング 7. 検証 8. 論理合成 1

3 1:Verilog HDL の概要 各種レベルでハードウェアを記述できる言語 アルゴリズム / ゲート / スイッチレベル 記述だけでなく検証機能をもつ syntax だけでなく semantics も明確 プログラミング言語インタフェースをもつ シミュレーション中に内部を制御可能ション中に内部を制御可能 C 言語との親和性が高い 2

4 Verilog HDL の特徴 基本論理ゲート (AND,ORなど) の組込み ユーザ定義プリミティブの生成 遅延の記述 動作記述 ( 手続き的記述 ) データフロー記述 構造記述 ( ゲートト モジュールの接続 ) 階層的記述 並行性記述 3

5 Verilog HDL 設計手順 仕様設計 RTL 設計 RTL 検証 HDL で記述 機能の確認 OK? 論理合成ゲートレベル検証 回路 ( ネットリスト ) に変換 タイミングの確認 OK? 4

6 Verilog-HDL の文法体系 回路記述 テストベンチ記述 論理合成可能 ライブラリ記述 5

7 Module module モジュール名ポート宣言入出力のピン変数宣言回路記述本体データフロー記述動作記述構造記述 endmodule 信号線やレジスタ 6

8 Module の例 module HalfAdder (A,B,Sum, Carry); input A,B; output Sum, Carry; assign Sum = A ^ B; assign Carry = A & B; endmodule A Sum B Carry 7

9 基本構文 1 データフロー記述 assign LHS_net = RHS_expression; assign 文の右辺に含まれる値が変化すると右辺を計算し 遅延のあと左辺に代入する assign 文は順序に依存せず 並行実行される 左辺の信号と右辺の式との永続的な関係を表す 8

10 モジュールのシミュレーションの単位ションの単位 データフロー記述例 シミュレーションの精度 `timescale 1ns / 10ps module Decoder2x4 (A,B,EN,Z); EN A B input A,B,EN; output [3:0] Z; AN wire AN, BN; assign AN = ~A; assign BN = ~B; assign Z[0] = ~(AN & BN & EN); assign Z[1] = ~(AN & B & EN); assign Z[2] = ~(A & BN & EN); assign Z[3] = ~(A & B & EN); endmodule BN Z[0] Z[1] Z[2] Z[3] 9

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12 手続き的な記述 2 動作記述 initial : 一度だけ実行される ( テスト信号や, シミュレーション結果の表示方法を指定など ) always : 繰り返し実行される ( 設計する本体 ) 動作記述の結果はregister 型データに格納され 値を保持する すべての initial 文 always 文は時刻 0 で実行 11

13 module FA_Seq(A,B,Ci,S,Co); input A,B,Ci; output t S,Co; SC reg S,Co; regt1t2t3; T1,T2,T3; or B or Ci) begin S = (A ^B) ^ Ci) ; T1 = A & Ci; T2 = B & Ci; T3 = A&B; Co = T1 T2 T3; end endmodule 動作記述例 A B Ci 動作記述の結果はregister 型データに格納され 次に入力が変わるまで値を保持する 合成結果が必ずしもレジスタになるとは限らない. T1 T2 T3 前の実行 ( 行 ) が終わってから次の実行が始まる. S Co 12

14 お絵かきスペース 13

15 構造記述の要素 基本ゲート スイッチ ユーザ定義 モジュール 3 構造記述 要素間の接続を net を用いて記述する 14

16 module FA_str(A,B,Ci,S,Co); input A,B,Ci; output S,Co; wire S1,T1,T2,T3; xor and or endmodule X1(S1,A,B), X2(S,S1,Ci); A1(T3,A,B), A A2(T2,B,Ci), A3(T1,A,Ci);, O1(Co,T1,T2,T3); 構造記述例 A B Ci S1 T1 T2 T3 S Co 15

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18 module FA_Mix(A,B,Ci,S,Co); input A,B,Ci; output S,Co; reg Co; reg T1,T2,T3; wire S1; 混合記述 xor X1 (S1,A,B); or B or Ci)begin T1 = A & Ci; T2 = B & Ci; T3 = A & B; Co = T1 T2 T3; end assign S = S1 ^ Ci; endmodule 構造記述 動作記述 データフロー記述 17

19 シミュレーション 設計した回路が期待通りのものであるかどうかを検証するため テストパターンを与えたときの動作を確認すること 被検証回路 テストパターン 信号の確認手段 テストパターン 被検証回路の記述 観測された信号 18

20 遅延 assign #2 S = A ^ B; 2 time unitの遅延 A B S timescale 1ns / 100ps 1 time unitが1nsに対応 ( 精度は 100ps) 19

21 シミュレーションの記述例 `timescale 1ns/1ns module Top; reg PA,PB,PCi; PB PCi 入力信号は reg で wire PCo, PS; 観測信号はwireで FA_Seq F1(PA,PB,PCi,PS,PCo); PB PCi PS PC 被検証回路 initial begin: ONLY_ONCEONCE reg [3:0] Pal; for (Pal=0; Pal<8; Pal=Pal+1) begin {PA,PB,PCi} = Pal; #5 $display("pa,pb,pci=%b%b%b",pa,pb,pci, " :::PCo,PS=%b%b",PCo,PS);,PCo,PS); end end 5 単位時間後に実行 endmodule テストパターン確認手段 20

22 シミュレーション結果 PCi PB PA PS PCo PA,PB,PCi = 000 ::: PCo,PS=00 PA,PB,PCi = 001 ::: PCo,PS=01 PA,PB,PCi PB PCi = 010 ::: PCo,PS=01PS PA,PB,PCi = 011 ::: PCo,PS=10 PA,PB,PCi = 100 ::: PCo,PS=01 PA,PB,PCi = 101 ::: PCo,PS=10 PA,PB,PCi = 110 ::: PCo,PS=10 PA,PB,PCi = 111 ::: PCo,PS=11 自分で書けますね? 21

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24 言語要素 C 言語に類似 識別子 ( エンティティ 信号 変数 サブプログラムなどの要素 ) 先頭はアルファベット, またはアンダースコア ( _ ) (2 文字目以降は, アルファベット ( a ~ z a z または A ~ Z ) 数字( 0 ~ 9 ) アンダースコア ( _ ) ダラー( $ ) を使う ) 予約語は使えない. 大文字小文字は区別されるが 予約語については区別されない (case でも CaSeでも同じ ) コメント // this is a comment. /* this is a comment */ 23

25 コンパイラ指示子 #(C 言語 ) ではなく `を用いる `define, `undef 定数の定義, 定義の `ifdef, `else, `endif 条件コンパイル `include 共通情報のファイル化 `timescale 遅延時間単位の指定 24

26 基本値 0 1 ( 条件式の中では,trueとみなされる) x:unknown z: ハイ インピーダンス値 and 0 1 x z or 0 1 x z x x x x x 0 x x x x x 1 x x z 0 x x x z x 1 x x 25

27 数値 format 2 進数 :b { size } 'base value 例 4'b0001 'o721 4'd2 16'h12AB 8 進数 :o 10 進数 :d 16 進数 :h ビット幅を 10 進数で書く ( 省略可 ) 4ビット2 進数 (9 ビット )8 進数 4ビット10 進数 16 ビット 16 進数 試験の時にはこのルールは覚えておこうルは覚えておこう 26

28 net register 型 : 値を伝搬する データ型 dataflow 記述 構造記述で用いられる 型 : 値を保持する 動作記述 (always l initial iti 文 ) で用いられる * 主にシュミレーションだけに使われる 抽象データ型シが これとは別にある (time, event, parameterなど ) 27

29 演算子 算術演算子 : +, -, *, / シフト演算子 : <<, >> 関係演算子 : >, <, >=, <=, ==,!= 論理演算子 : &&,,! ビットワイズ演算子 : ~, &,, ^ 条件演算子 :? : 連結演算子 :{} C 言語にはないのは, 連結演算子 28

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31 C 言語との主な違い Verilog C 言語 コンパイラ指示子 `define #define 数値 16`hABCD 0xABCD 遅延 #5 なし 連結演算子 {A,B} なし 増分演算子 なし i++ 複合代入演算子 なし i+=1 ブロック構造 begin { end } 30

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33 2: ゲートレベルのモデリング 多重入力ゲート (and,nand,or,nor,xor,xnor) gate_type {instance} (Out,In1,In2,,inN) 多重出力ゲート (buf, not) gate_type {instance} (Out1,Out2, OutN, In) Ti Tri ステートゲートト (bufif0,bufif1,notif0,notif1) b fif1 if1) gate_type {instance} (Out, In, Control) 次ページに例から具体的に見ていきます 試験が終わるまでは, 覚えておいてください. 32

34 多重入力ゲート Gate_type [instance_name] (output, input1, input2, ) In1 In2 Bud[0] Bud[1] Bud[2] Sut[2] Sut[1] Sut[0] Sut[3] and A1 (Out1, In1, In2); and RBX (Sty, Rib, Bro, Qit, Fix); xor (Bar, Bud[0], Bud[1], Bud[2]), (Car, Cut[0], Cut[1]), (Sar, Sut[2], Sut[1], Sut[0], Sut[3]); A1 Out1 Bar Sar Rib Bro Qit Fix Cut[0] Cut[1] RBX Sty Car 33

35 多重出力ゲート Gate_type [instance_name] (output1, output2,,input) buf B1 (Fan[0], Fan[1], Fan[2], Fan[3], Clk); not N1 (PhA, PhB, Ready); Clk B1 Fan[0] Fan[1] Fan[2] Fan[3] Ready N1 PhA PhB 34

36 Tri ステートゲート bufif0 bufif1 notif0 notif1 Gate_type [instance_name] (output,input, control) notif1 (output,input, control); notif1 bufif1 (output,input, control); bufif1 input output input output control control control=1 の時通す notif0 (output,input, control); notif0 input output control bufif0 (output,input, control); bufif0 input output control 35

37 Tri ステートゲート : ミニクイズ 1 bufif1 (output,input, control); bufif0 (output,input, control); input 0 1 x z input 0 1 x z control 0 z z z z control x x x x 1 z z z z notif1 (output,input, control); notif0 (output,input, p, control); input input 0 1 x z 0 1 x z control 0 z z z z control x x x x 1 z z z z 36

38 例 1: マルチプレクサ (4 to 1) module MUX4x1 (Z,D0,D1,D2,D3, S0,S1); output Z; input D0,D1,D2,D3,S0,S1; wire T0,T1,T2,T3,S0n,S1n; D0 T0 and (T0,D0,S0n,S1n), S1n) (T1,D1,S0n,S1), (T2,D2,S0,S1n), (T3,D3,S0,S1); not (S0n,S0), (S1n,S1); or (Z,T0,T1,T2,T3); endmodule S0 S1 D1 D2 D3 S1n S0n T1 T2 T3 Z 37

39 お絵かきスペース 38

40 例 2: デコーダ (2 to 4) module DEC2x4(A,B,EN,Z); input A,B,EN; output [3:0] Z; wire An,Bn; not V0(An,A), A) V1(Bn,B); nand N0(Z[0],EN,An,Bn), N1(Z[1],EN,An,B), N2(Z[2],EN,A,Bn), N3(Z[3],EN,A,B); endmodule A B EN V0 An Bn V1 N0 N1 N2 N3 Z[0] Z[1] Z[2] Z[3] EN:enable 信号この値が1のときデコーダの出力が有効となる 39

41 お絵かきスペース 40

42 例 3: パリティ生成器 module Parity_9(D,Even,Odd); input [8:0] D; output Even, Odd; xor XE0(E0,D[0],D[1]), XE1(E1,D[2],D[3]), XE2(E2,D[4],D[5]), D[5]) XE3(E3,D[6],D[7]), XF0(F0,E0,E1), XF1(F1,E2,E3), XH0(H0,F0,F1), XEVEN(Odd,D[8],H0); not XODD(Even,Odd); endmodule D[0] D[1] D[2] D[3] D[4] D[5] D[6] D[7] D[8] 意味は? XE0 XE1 XE2 XE3 E0 E1 E2 E3 F0 XF0 XH0 XF1 F1 H0 XEVEN XODD Even Odd 41

43 お絵かきスペース 42

44 3: データフローモデリング Continuous assignment model ( 組み合わせ回路のモデリング ) Assign LHS(net) = RHS_expression; 右辺の変数が変化したとき評価される 左辺はnet 型でなければならない assign 文は順序に依存せず 並行実行される 重要 左辺の信号と右辺の式との永続的な関係を表す assign BusErr = Parity (One & Op); assign Z = ~(A B) & (C D) & (E F); 43

45 演算子 算術演算 :+ - * /( シミュレーションのみ ) %( シミュレーションのみ ) ビット演算 :~(NOT) &(AND) (OR) ^(EXOR) 比較演算 :==!= < <= > >= 論理演算 :!( 否定 ) &&( かつ )!!( または ) シフト :<< >> 条件演算 :? 連結演算 :{ } 試験が終わるまでは, 覚えておいてください. 44

46 お絵かきスペース 45

47 full adder module FullAdder (A,B,Ci,S,Co); input A,B,Ci; output S,Co; assign S = A^ B ^Ci Ci; assign Co = (A & Ci) (B & Ci) (A & B); endmodule A B Ci S Co 46

48 加算器 module Adder (A,B,S); input [7:0] A,B; output [7:0] S; 演算子 + を用いた記述 assign S = A + B; endmodule A B + S 但し 桁あふれは無視している (Sを9ビットにすれば桁上げを最上位ビットに出力する 次スライド参照 ) 47

49 連結演算 module Adder (A, B, S, Ci, Co); input [3:0] A,B; input Ci; output [3:0] S; output Co; assign {Co, S} = A + B + Ci ; endmodule + A B Ci Co S 48

50 多ビットの記述方法 wire[3:0] A, B; wire C; wire[11:0] D = {2'b00, A, B[1:0], 4'ha, B[2]} wire[4:0] F = {4{C}} { & A; // = 13 bits 連結は繰り返しの記述が可能 {4{C}} = {C, C, C, C} 多ビット信号のビット選択をする際は 信号名の右辺に [ ビット番号 ] ビット範囲を選択する ( 複数ビット ) をする際は 信号名の右辺に [MSB:LSB] を指定 49

51 シフト演算 module dl Shifter (din, dout, count); input [7:0] din; input [2:0] count; output [7:0] dout; assign dout = din << count ; endmodule 桁あふれは無視している count=2 のとき din dout

52 シフト演算 (2) module Shifter (din, dout, carry_in, carry_out); input [7:0] din; input carry_in ; output [7:0] dout; output carry_out; assign {carry_out, dout} = {din, carry_in} ; endmodule 連結演算を用いると 桁あふれも記述できる din carry_in carry_out dout 51

53 条件演算 マルチプレクサの記述例 assign mux = (S == 0)? A : (S == 1)? B : (S == 2)? C : (S == 3)? D : `bx; unknown A B C D if (S == 0) mux = A; else if (S == 1) mux = B; else if(s == 2) mux = C; else if (S == 3) mux = D; otherwise mux = bx; S multiplexer mux 52

54 Tri ステートゲート : ミニクイズ 2 bufif0 u1(z, A, G); と等価な記述は? 条件演算子を使えば簡単 assign Z = G?1 bz 1bz : A; // wire は tri も可 53

55 お絵かきスペース 54

56 比較器 Module dl Comparator (A,B,AgtB,AeqB,AltB); parameter BUS = 8; A B input [BUS-1:0] A,B; output AgtB, AeqB, AltB; 8 8 comparator assign AeqB = A == B; assign AgtB = A > B; assign AltB = A < B; endmodule AeqB AgtB AltB parameter 文 : 記述を読みやすくする 55

57 デコーダ (2-4) A デコーダ F A[1] A[0] F[3] F[2] F[1] F[0] module Decoder(A,F); input [1:0] A; output [3:0] F; assgin F= (A==2'b00)? 4'b0001: (A==2'b01)? 4'b0010: (A==2'b10)? 4'b0100: (A==2'b11)? 4'b1000; endmodule 56

58 マルチプレクサ (4-1) S A B C D マルチプレクサ Q A B C D S[1] S[0] Q 0 x x x x x x x 0 x x x 1 x x x x 0 x x x 1 x x x x x x x module Multiplexer (A,B,C,D,S,Q); input [3:0] [30] A,B,C,D; ABCD input[1:0] S; output [3:0] Q; assign Q= (S==2'b00)? A: (S==2'b01)? B: (S==2'b10)? C: (S==2'b11)? D; endmodule 57

59 お絵かきスペース 58

60 エンコーダ A エンコーダ F A[3] A[2] A[1] A[0] F[1] F[0] 1 x x x x x x x 0 0 module Encoder(A,F); input [3:0] A; output t [1:0] F; assign F= (A[3]==1)? 2'b11: (A[2]==1)? 2'b10: (A[1]==1)? 2'b01: 2'b00; endmodule 59

61 4: 動作のモデリング 手続き的な記述 initial : 一度だけ実行される always : 繰り返し実行される initial 文 always 文の中で条件文 繰返し文などが記述できる 動作記述の結果は register 型データに格納されタに格納され 値を保持する すべての initial 文 always 文は時刻 0 で実行される 60

62 Initial 文と Always 文 構文 initial [timing control] procedural statement always [timing control] procedural statement timing control : 実行条件を記述 reg Yurt; reg Clk; initial alwaysa Yurt = 0; #5 Clk = ~Clk; Initial 文 : 一度だけ実行 Always 文繰り返し実行 : 初期化 波形生成に 時刻 5 毎に反転する 用いられる 61

63 波形生成の例 Initial 文 parameter APPLY_DELAY = 5; reg [7:0] Port_A; initial begin Port_A = h20; #APPLY_DELAY Port_A = hf2; #APPLY_DELAY Port_A = h41; #APPLY_DELAY Port_A = h0a; end Port_A h20 hf2 h41 h0a

64 Always 文 reg[5:0]instrreg; reg[3:0] Accum; wire ExecuteCycle; begin case (InstrReg[1:0]) 2 b00 : Store (Accum,InstrReg[5:2]); 2 b01 : Load (Accum,InstrReg[5:2]); 2 b10 : Jump (InstrReg[5:2]); 2 b11 : ; endcase end timing control ExecuteCycleのイベント発生時に実行される ( 値が変化したとき ) task 呼び出し 63

65 module TestXorBehavior; reg Sa, Sb, Zeus; initial begin end Initial 文と Always 文の混合 Sa = 0; Sb = 0; #5 Sb = 1; #5 Sa = 1; #5 Sb = 0; or Sb) Zeus = Sa ^ Sb; $display("at time %t, Sa=%d, Sb=%d, Zeus=%b". $time, Sa, Sb, Zeus); endmodule 64

66 前ページのタイミングチャートを書いてください お絵かきスペース 65

67 遅延制御 タイミング制御の仕方 #delay yp procedural_ statement (delay 分だけ遅延してから手続き文を実行する ) procedural_statement (event が起こったら 手続き文を実行する ) 66

68 initial begin #3 Wave = b0111; #3 Wave = b1100; #3 Wave = b0000; end 遅延制御 parameter ON_DELAY = 3, OFF_DELAY = 5; always begin end #ON_DELAY; RefClk = 0; #OFF_DELAY; RefClk = 1; 67

69 @(posedge Clock); Curr_state = Reset); Count = Count = 0; イベント制御 Clock の立ち上がり実行 Reset の立下りで実行 time RiseEdge, OnDelay; initial ClockA); RiseEdge = ClockA); OnDelay = $time RiseEdge; end イベントの発生 (r の値の変化 ) で実行改行しないと ; は不要 現在のシミュレーション時間を返すシステムタスク 68

70 Block 文 ブロック文は 2つ以上の手続き文をまとめて 1つの文のように定義 逐次 ( 順序 )block (begin end) block 内の文は逐次実行される 並列 block ( 論理合成の対象外 ) (fork join) block 内の文は並列実行される 69

71 逐次 Block と並列 Block begin end #2 Stream = 1; #5 Stream = 0; #3 Stream = 1; #4 Stream = 0; #2 Stream = 1; #5 Stream = 0; fork join #2 Stream = 1; #7 Stream = 0; #10 Stream = 1; #14 Stream = 0; #16 Stream = 1; #21 Stream = 0; stream

72 手続き的代入文 initial 文 always 文の中で用いる 代入先は reg 型 Blocking 型代入文とNon-blocking 型代入文 重要 reg Enable, A, B; #5 Enable = ~A ^ ~B; Blocking 型 reg Enable, A, B; #5 Enable <= ~A ^ ~B; Nonー blocking 型 71

73 お絵かきスペース 72

74 Blocking 型手続き的代入文 それぞれの代入文は次の代入文の前に実行が完了する記述順により実行結果が変わる可能性があ or B or Cin) begin: CARRY_OUT reg T1,T2,T3; T2 T3 り 危険なので推奨されない場合も多い T1 = A&B; T2 = B & Cin; T3 = A & Cin; Cout = T1 T2 T3; end 73

75 Non-blocking 型手続き的代入文 それぞれの代入文は遅延に基づいて評価される (time stepの最初に右辺が評価され 最後に代入が行われる ) begin Load <= 32; RegA <= Load; RegB <= Store; end RegAに代入されるのは Loadの古い値 (32ではない) 74

76 Blocking と Non-blocking の違い Blocking initial begin Clr = #5 0; Clr = #4 1; Clr = #10 0; end Non-blocking initial begin Clr <= #5 1; Clr <= #4 0; Clr <= #10 0; end

77 同期式回路のモデルは? お絵かきスペース 76

78 Blocking initial begin a = 3; #10 a = b + 1; end initial begin b = 5; #10 b = a + 1; end Blocking 代入文の問題 Non-Blocking initial begin a <= 3; #10 a <= b + 1; end initial begin b <= 5; #10 b <= a + 1; end a と b が実行順序により値が異なる a=6, b=4 a=6, b=7 a=5, b=4 77

79 連続的代入と手続き的代入 手続き的代入 連続的代入 always 文 initial 文の中 assign 文の中 前後の文と関連して実行 他の文と並行して実行 値が変化すればいつでも実行 結果はreg 結果はnet =, <= = 重要 module Procedural; reg A,B,Z; begin Z = A; A = B; end endmodule module Continuous; wire A,B,Z; assign Z = A; assign A = B; endmodule 78

80 if 文 if (Sum < 60) begin Grade = C; if ( 条件 1) procedural_statement_1 Total_C = Total_C + 1; else if ( 条件 2) procedural_statement_2 _ end else procedural_statement_3 else if (Sum < 75) begin Grade = B; Total_B = Total_B + 1; end else begin Grade = A; Total_A = Total_A + 1; end 79

81 case 文 case (expression) case item : procedural_statement; default : procedural_statement; endcase module ALU(A,B,OpCode,Z); input [3:0] A,B; input [1:0] OpCode; output [7:0] Z; reg [7:0] Z; parameter ADD = 2 b10, SUB = 2 b11, MULT = 2 b01, DIV = 2 b00; or B or OpCode) 記載されている順番 case (Opcode) に評価され マッチ ADD : Z = A + した場合実行される B; SUB : Z = A B; MULT : Z = A * B; DIV: Z = A / B; endcase endmodule 80

82 お絵かきスペース 81

83 case ( in[3:0]) 4 b1111 : q <= 3; casez,casex 文 4 b1110 : q <= 3; casex 値 x やzを比較対象外とする 4 b1101 : q <= 3; (xやzは何にでもマッチ) 4 b1100 : q <= 3; casez 値 zのみ比較対象外とする. 4 b1011 : q <= 3; 4 b1010 : q <= 3; 4 b1001 : q <= 3; 4 b1000 : q <= 3; 4 b0111 : q <= 2; q 4 b0101 : q <= 2; 4 b0100 : q <= 2; 4 b0011 : q <= 1; 4 b0010 : q <= 1; 4 b0001 : q <= 0; endase casex ( in[3:0]) 4 b1xxx : q <= 3; 4 b0110 : q <= 2; 4 b01xx : q <= 2; 4 b001x : q <= 1; 4 b0001 : q <= 0; endase 82

84 お絵かきスペース 83

85 for 文 for (initial_assignment; condition; step_assignment) procedural _ statement integer K; for (K = 0; K < MAX_RANGE; K = K + 1) begin if (Abus[K] == 0) Abus[K] = 1; else if (Abus[K] == 1) Abus[K] = 0; else $display( Abus[K] is an x or a z ); end 84

86 D-FF D CLK D-FF Q module DFF(CLK,D,Q); input CLK, D; output Q; reg gq; CLK ) begin Q <= D; end endmodule 85

87 BCD カウンタ (10 進カウンタ ) module BCDCOUNTER(CLK,Q,DATA,LOAD); input CLK, LOAD; input [3:0] DATA; 9の次に0となる output [3:0] Q; カウンタ reg [3:0] Q; CLK) begin if (!LOAD) Q <= DATA; else begin if (Q == 4 h9) Q <= 0; else Q <= Q+1; end end endmodule d 86

88 お絵かきスペース 87

89 シフトレジスタ module SHIFT_REG(SIN,CLK,SOUT); SOUT) input SIN, CLK; output SOUT; reg [7:0] SREG; assign SOUT = SREG[7]; CLK) begin SREG <= {SREG[6:0], SIN}; end endmodule SIN SREG SOUT 88

90 メモリの記述レジスタの配列として記述する module sram(adr,data,rd,wr); input [9:0] adr; inout [7:0] data; input rd,wr; reg [7:0] mem[1023:0]; assign data = (rd)? mem[adr] : hzz; or data or wr) begin if (wr) mem[adr] <= data; end endmodule adr rd wr 左側の添え字がビット幅右側の添え字が語数 10 8 SRAM data 89

91 Reset == 1 乗算の例 INIT Reset == 0 ステートマシン ADD Count!= 16 SHIFT Count ==16 SHIFT: CLK) begin case (state) INIT: if (Reset) state <= INIT; else state <= ADD; ADD: state <= SHIFT; SHIFT: if (Count== 16) state <= INIT; else state <= ADD; endcase end 90

92 同期式回路のモデルは? お絵かきスペース 91

93 5:Function と Task ( 更に記述性を上げるために ) プログラムにおけるサブルーチン的なもの Function 同一モジュール内でのみ呼び出せる 遅延なしの実行であり ノンブロッキング代入文は使えない ( 全ての処理が遅延 0で終わる処理のかたまりなので ) 組合せ回路の記述性を上げるのに有効 Task どこからでも呼び出せる 遅延を含むことができる 動作記述の中で用いられる 92

94 Function の定義 function [range] function_id; 宣言手続き endfunction function [7:0] Reverse_bits; input [7:0] Din; integer K; begin for (K=0; K < 8; K = K+1) end endfunction Reverse_bits[7-K] = Din[K]; output 宣言はない Function 名が返り値となる 93

95 お絵かきスペース 94

96 Function の呼び出し 式の中で function を呼び出すことができる reg [7:0] New_Reg, Reg_X; CLK) begin New_Reg = Reverse_Bits(Reg_X); end 95

97 Function の記述例 A デコーダ F A[1] A[0] F[3] F[2] F[1] F[0] module Decoder(A,F); input [1:0] 0]A; output [3:0] F; function [3:0] dec; input [1:0] in; case (in) 2'b00: dec=4'b0001; 2'b01: dec=4'b0010; 2'b10: dec=4'b0100; 2'b11: dec=4'b1000; endcase endfunction assign F = dec(a); endmodule d function の定義 function の呼び出し 96

98 task task_id; 宣言手続き endtask task Reverse_bits; input [7:0] Din; output [7:0] Dout; integer K; Task の定義 begin for (K=0; K < 8; K = K+1) Dout[7-K] = Din[K]; end endtask 97

99 お絵かきスペース 98

100 Task の呼び出し Always Initial 文中で使用する reg [7:0] New_Reg, Reg_X; CLK) begin Reverse_Bits(Reg_X, New_Reg); end 99

101 6: 構造のモデリング Gate instantiation UDP instantiation (User Defined Primitive) Module instantiation 定義されている (or 自分で定義した ) もののインスタンスを作って利用 : 部品としてモジュールを利用すること 100

102 module HA (A,B,S,C); input A,B; output t S,C; SC assign S = A ^ B; assign C = A & B; endmodule Module Instantiation 位置による接続 Moduleの宣言順序の順 module FA(P,Q,Ci,Sum, FA(PQ CiS Co); 名前による接続 input P,Q,Ci; output Sum, Co; wire S1, C1, C2; HA h1 (P,Q,S1,C1); HA h2 (.A(Ci),.S(Sum),.B(S1),.C(C2)); or O1 (Co, C1, C2); endmodule ポート名 (A,B,S,C) と式とを対応づける.port_name (port 式 ) 101

103 お絵かきスペース P Q C1 A C Ci B h1 S S1 A C h2 C2 B S Sum Co 102

104 例 (10 進カウンタ ) Clk S1 A1 JK1 JK2 JK3 JK4 J Q J Q J Q J Q S2 CK CK CK CK K NQ K NQ K NQ K NQ 1 Z[0] Z[1] Z[2] Z[3] 103

105 例 (10 進カウンタ ) module Decade_Ctr(Clk, Z); input Clk; output [3:0] Z; wire S1, S2; and A1(S1, Z[2], Z[1]); JK_FF JK1(.J(1 b1) b1),.k(1 b1) b1),.ck(clk),.q(z[0]),.nq()), JK2(.J(S2),.K(1 b1),.ck(z[0]),.q(z[1]),.nq()), JK3(.J(1 b1),.k(1 b1),.ck(z[1]),.q(z[2]),.nq()), JK4(.J(S1),.K(1 b1),.ck(z[0]),.q(z[3]),.nq(s2)); endmodule d 104

106 7: 検証 設計した回路が期待通りのものであるかどうかを検証するため テストパターンを与えたときの動作を確認する 被検証回路 テストパターン 信号の確認手段 被検証テストパターン回路の観測された信号記述 105

107 test bench の役割 Test Bench シミュレーションの入力を生成する テスト対象のmoduleに入力を与え 出力を収集する シミュレーションの出力と期待値を比較する テストベンチ 変数 reg テスト回路 変数 wire 106

108 Test Bench の構造 module Test_Bench 名 ; ローカル変数の宣言シミュレーションの入力波形の生成ションの入力波形の生成テスト対象のmoduleのinstantiation シミュレーション出力の観測と期待値との比較ション出力の観測と期待値との比較 endmodule Top モジュールとなるので, 入出力はない. 107

109 module Adder_test; reg [3:0] a, b; wire [3:0] c; Adder のテストベンチ テスト対象 moduleの instantiation Adder A1 (a, b, c); initial begin a = 4 h0; b = 4 h0; #10 a = 4 h5; b = 4 ha; #10 a = 4 h7; b = 4 ha; #10 a = 4 h1; b = 4 hf; #10 $finish; end or b or c) $display("time %t, a=%h, b=%h, c=%h", $time, a, b, c); endmodule シミュレーションの入力波形の生成 シミュレーションシ出力の観測 108

110 お絵かきスペース 109

111 波形の生成 シミュレーションに必要な信号の種類 繰り返しパターン ( クロック信号 ) モジュールの状態に応じた値の系列 110

112 値の系列の生成 initial begin Reset = 0; #100 Reset = 1; #80 Reset = 0; #30 Reset = 1; end initial begin Reset = 0; Reset = #100 1; Reset = #80 0; Reset = #30 1; end initial begin Reset <= 0; Reset <= #100 1; Reset <= #180 0; Reset <= #210 1; end Reset

113 繰り返しパターンの生成 module Gen_Clk_A(Clk_A); output Clk_ A; reg Clk_A; parameter tperiod = 10; initial Clk_A = 0; 周期の半分になることに注意 always #(tperiod / 2) Clk_A = ~Clk_A; endmodule Clk_A

114 繰り返しパターンの生成 (2) module Gen_Clk_D(Clk_D); D); output Clk_D; reg Clk_D; parameter START=5, LOW=2, HIGH=3; initial begin Clk_ D = 0; #START; forever begin #LOW Clk_D = 1; #HIGH Clk_ D = 0; end end endmodule d

115 お絵かきスペース 114

116 システムタスク シミュレーション用に用意された機能ション用に用意された機能 $ で始まる initial,alwaysブロックの中に書かねばならない ファイルアクセス 画面表示 シミュレーションの実行制御など 115

117 画面表示システムタスク (1) $display 呼び出されたときにそのときの値を表示する ノンブロッキング代入文はまだ代入されていない $strobe ノンブロッキング代入文の代入が完了してから表示する ( その時刻でのイベントが全て終わってから表示てから表示 ) $monitor 信号を常に監視し 値が変化したときに表示する initial 文で一回かけば OK 116

118 画面表示システムタスク (2) $display( Simulation l i time is %t,$time); $strobe( The flop-flop value is %b at time %t, Q, $time); $monitor( At %t: D=%d, Clk=%d, $time, D, Clk); format 指定 %h hexadecimal %d decimal %o octal %b binary %c ASCII character %s string %t time format 117

119 メモリ読み書きシステムタスク $readmemh( filename, memname, begin_addr, end_addr); //16 進数 $readmemb( filename, memname, begin _ addr, end_ addr); //2 進数 $writememh( filename, memname, begin_addr, end_addr); //16 進数 $writememb( filename, memname, begin_addr, end_addr); //2 進数 file reg [15:0] mem[0:255]; 5C00 01FF 2034 A54B C00 01FF 2034 A54B 118

120 ファイル出力のシステムタスク integer fd; wire [3:0] A; initial begin end fd = $fopen( data.hex ); for (i=0; i < 256; i = i+1) #STEP $fdisplay (fd, A=%b, A); $fclose(fd); fdisplay, fmonitor, fstrobe の 3 種類は display,monitor,strobe と同様 119

121 お絵かきスペース 120

122 その他のシステムタスク $time $stop $finish シミュレーション時刻を返すシミュレーションを中断するシミュレーションを終了する 121

123 Testbench の記述例 (decoder:1) A module Decoder2x4 (A,B,EN,Z); Z[0] input A,B,EN; An output [3:0] Z; wire AN, BN; Z[1] B EN Bn Z[2] Z[3] assign AN = ~A; assign BN = ~B; assign Z[0] = ~(AN & BN & EN); assign Z[1] = ~(AN & B & EN); assign Z[2] = ~(A (A&BN &EN) EN); assign Z[3] = ~(A & B & EN); endmodule 122

124 module Decoder_test; reg DA,DB,DE; DB DE; wire [3:0] DZ; Decorder2x4 4D1 (DA,DB,DE,DZ); DB DE DZ) Testbenchの記述例 (decoder:2) DA initial begin DE = 0; DA = 0; DB = 0; #10 DE = 1; #10 DA = 1; #10 DB = 1; #10 DA = 0; #10 DB = 0; end or DA or DB or DZ) $display("time %t, input is %b%b%b, output is %b", $time,da,db,de,dz; endmodule DB DE DZ[0] DZ[1] DZ[2] DZ[3]

125 お絵かきスペース 124

126 8: 論理合成 論理合成とは HDLで記述されたモデルからゲートレベルのネットリストを構成すること 論理合成システムは指定された面積制約 タイミング制約にしたがって回路を最適化する Verilog HDL のすべてが合成可能な構文ではない 125

127 論理合成の利点 真理値表 論理式 簡単化 回路図 HDL 記述 論理合成 ライブラリ 1 回路 1 ( ゲートアレイ ) ライブラリ 2 回路 2 ( スタンダードセル ) 126

128 論理合成可能な記述法 論理合成ツールを用いる LSI 設計法が主流 高位レベル記述でゲートレベルを自動生成するアプローチがもっとも生産性が高い 記述のしかたによりどんな回路が合成されるかを知っておく必要がある 127

129 組み合わせ回路の合成 データフロー記述 (assign 文 ) 動作記述 (always ブロック ) ファンクションを用いた記述 alwaysブロックでは 注意しないとラッチを生成する可能性がある 128

130 データフロー記述による組合せ回路 必ず組合せ回路が生成される 右辺の式により 高位の表現が可能 if 文 case 文などが使えない 条件演算子の利用 assign y = (s)? a : b; assign y = (s == 2 b00)? a : (s == 2 b01)? b : (s == 2 b10)? c : (s == 2 b11)? d ; 129

131 動作記述による組合せ回路 always ブロックによる記述 reg y; or b or c or s) begin case (s) 2 b00: y <= a; 2 b01: y <= b; 2 b10: y <= c; default: y <= x; endcase end 代入される変数は reg 型 ブロック内で参照されるすべての信号を列挙する 場合分けにもれがないようにする default には できるだけ x を記入 130

132 動作記述による組合せ回路 (2) always ブロックによる記述 reg y; or b or c or s) begin case (s) 2 b00: y <= a; 2 b01: y <= b; 2 b10: y <= c; endcase end S=2 b11のとき yは前の値を保持しなければならない y にラッチが生成され 組合せ回路でなくなる 131

133 module shifter(q,a,dir); 組合せ回路 output t [7:0] q; input [7:0] a; input dir; assign q = (dir)? lshift(a) : rshift(a); Functionを用いた組合路 function [7:0] lshift; input [7:0] data; lshift = data << 1; endfunction function [7:0] rshift; input [7:0] data; rshift = data >> 1; endfunction endmodule 132

134 お絵かきスペース 133

135 同期式順序回路 クロックの立上り ( 立下り ) で入力値を取り込むエッジトリガ D-FF が基本 reg q; ck ) begin q <= d; end d ck q d ck q 134

136 非同期 Reset の追加 reg q; ck or negedge g reset) begin if (!reset) begin q <= 0; end else begin q <= d; end end reset d ck q d ck reset q 135

137 同期 Load の追加 module counter(out,d,ld,ck,res); ck res); output [3:0] out; input [3:0] d; input ld, ck, res; reg [3:0] q; ck or negedge res) begin if (!res) )q <= 0; else begin if (!ld) q <= d; else q <= q + 1; end end assign out = q; endmodule d リセット ロード カウント 136

138 お絵かきスペース ld reset d ck out 137

139 レジスタ代入の記述 正しい記述 CLR or posedge RES) begin if (RES==1 b1) Q <= 1 b0; else Q <= P; end 不完全な記述 begin if (RES==1 b1) Q <= 1 b0; end CLK) begin Q <= P; end 同一レジスタに対する代入は単一の always 文の中で行わないとエラー 138

140 最適化 論理合成における最適化 面積 遅延 ハードウェアの記述量と合成される回路のゲート数は関係しない 139

141 if (ShReg) out = A+B; else if (ReadWrite) out = C + D; else out = E + F; Adder を 3 個生成する 資源割り付け ( 共有化 ) if (ShReg) begin temp1 = A; temp2 = B; end else if (ReadWrite) begin temp1 = C; temp2 = D; end else begin temp1 = E; temp2 = F; end out = temp1 + temp2; Adder を 1 個生成する 140

142 ミニクイズ : 前のページの記述に相当する回路をお絵かきしましょう 141

143 共通部分式の利用 X = A & (B ^ C); Y = (B ^ C) D; Temp = (B ^ C); X = A & Temp; Y = Temp p D; B C A B C A D D 142

144 お絵かきスペース 143

145 ラッチの回避 always 文の中の分岐において 変数への代入が行われないの代入が行われないパスが存在するとき ラッチが生成される reg Luck; (Probe or Count) if (Probe) Luck = Count; reg Luck; (Probe or Count) if (Probe) Luck = Count; else Luck = 0; 144

146 お絵かきスペース 145