平成 7 年度修士論文内容梗概 電気電子工学専攻 研究題目 /GaN MIS-HFET におけるヒステリシス特性の研究 氏名松田潤也 大野研究室 はじめに /GaN HFET は高電子移動度であるほか 絶縁破壊電界が大きいため高速 高出力デバイスとして 期待されている しかし実用化にはいくつか課題が

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1 平成 7 年度修士論文 /GaN MIS-HFET における ヒステリシス特性の研究 徳島大学大学院工学研究科電気電子工学専攻物性デバイス講座 松田潤也

2 平成 7 年度修士論文内容梗概 電気電子工学専攻 研究題目 /GaN MIS-HFET におけるヒステリシス特性の研究 氏名松田潤也 大野研究室 はじめに /GaN HFET は高電子移動度であるほか 絶縁破壊電界が大きいため高速 高出力デバイスとして 期待されている しかし実用化にはいくつか課題があり そのひとつにゲートリークの存在が挙げられる ゲートリーク抑制には MIS 構造が効果的であるとされるが MIS-HFET にもヒステリシスなどの問題が存 在する MIS-HFET に関するこれまでの研究で ワイドバンドギャップ材料では絶縁膜のリークが大きいこ と 層がダイオード的な特性をもつことが判っている これらをふまえ本研究では I-V 測定とシミュ レーションにより MIS 構造におけるヒステリシスのメカニズムの解析を行った I-V 特性の周波数依存性 3.Hz 周波数可変カーブトレーサにより ID-VG 特性の周波数依存 (a)experiment Hz 性の測定を行った ( 図 -a) VD=V とし ゲートに周波数 khz.hz~khz の正弦波を入力した 低周波では VG の増加とともに ID も増加し 約 V から一定となった 一方高周波では ID は VG によらずほぼ一定の値となった 中間周波数では反時計回りのループを描くヒステリシスがみられた SPICEシミュレーション絶縁膜を R と C との並列接続で 層をダイオード khz と C の並列接続であらわした等価回路モデルを用いた ( 図 b 内 ) 低周波では抵抗成分が支配的となり 界面電位がダ V G [V] イオードのオン電圧を超えると ID が一定となる 高周波ではキャパシタ成分が支配的となり ゲート電圧の変化に対して 3.Hz Hz (b)simulation khz 界面電位は C の比で決まる変化の小さい直線となる そのた khz め ID もほぼ一定の値となる 中間周波数においては 抵抗成 分 キャパシタ成分が混在するために 界面電位とゲート電 Gate 位に位相差が生じ ヒステリシスを引き起こす この現象は CI RI ループ方向も含めシミュレーションで再現できた ヒステリシスループの解析 C D 単純化のためダイオードを抵抗に置き換えると 界面の位 DEG 相差はそれぞれの抵抗成分とキャパシタ成分の積の関係によ り決まることがわかった 絶縁膜の RC 積が 層の RC V G [V] 積よりも小さいとき 界面電位は遅れの位相となり ヒステ 図. ID-VG 特性の周波数依存性 リシスは測定結果のように反時計回りのループとなる キャパシタ成分にはそれほど大きな差が無いため ヒステリシス特性は絶縁膜と 層の抵抗の関係に大きく影響されることになる まとめ I-V 特性とシミュレーションから ヒステリシスはゲート電圧と界面電位の間に存在する位相差が原因で あることがわかった さらにワイドバンドギャップ材料においては絶縁膜の抵抗値が そのデバイス特性に 大きく影響しているため デバイス開発の際にはその点を考慮しなければならないだろう ID [ma] ID [ma]

3 目次 第 章 序論. 研究背景 目的. 本論文の構成 第 章 /GaN MIS-HFET について. HFET について 3. MIS-HFET について 4.3 MIS-HFET の問題点 5.4 デバイス構造 7.5 MIS-HFET の DC 特性 8 第 3 章 周波数可変カーブトレーサ 3. 周波数可変カーブトレーサについて 3. 装置構成 3.3 装置性能 第 4 章 測定と結果 4. ID-VG 特性の周波数依存性 4 4. ID-VG 特性の掃引中心電圧依存性 5 第 5 章 解析 5. AC 特性の等価回路モデル 7 5. 界面電位の周波数依存性 位相差とヒステリシスの関係 第 6 章 SPICE シミュレーション 6. SPICE シミュレーションについて 6. シミュレーション回路 シミュレーション結果 ID-VG 特性の周波数依存性 ID-VG 特性の掃引中心電圧依存性 6 第 7 章 本研究のまとめ 8 謝辞 9 参考文献 9

4 第 章序論. 研究背景 目的近年の情報通信技術の発展はめざましく 837 年のモールス (Morse) の電信通信からはじまり 876 年には グラハム ベル (Graham Bell) が有線電話機を発明し その後無線通信が発明された 今日ではラジオ テレビ ( アナログ通信 地上波ディジタル通信 ) などはもとより インターネットや携帯電話の普及に伴い 各種無線通信 無線 LAN など通信の情報量は増加の一途をたどっている そのため 通信技術の更なる高速化と高精度化 高効率化が強く望まれている 現在 準ミリ波 ミリ波に至る各種の無線システムが開発 計画されているが これらを実現するためには高周波の無線出力を担う高性能半導体素子が必要である しかし従来の Si( シリコン ) GaAs( ガリウム砒素 ) 系素子ではスケーリング則に基づき 高周波動作や出力性能などが限界に達しつつある 更なる高速化 高出力化を実現するためには これらに代わる新しい半導体材料が必要となるが そのひとつに GaN( 窒化ガリウム ) が挙げられる 3.4eV という大きなバンドギャップを有する GaN は絶縁破壊電界が大きいため 高耐圧 微細化が可能とされ また電子飽和速度が高いなどの材料的特長を持つことから Si GaAs 素子を超える次世代の高速 かつ高出力のトランジスタ実現に期待が寄せられている しかし GaN 系 FET の開発で大きな問題として大きなゲートリークや電流コラプス I-V 特性のヒステリシスなどがある ゲートリークに関しては ゲート金属と半導体の間に絶縁膜を挿入した MIS(Metal Semiconductor) 構造を用いることで 低減できることがわかっている しかし ゲートに MIS 構造を用いた場合 大きなヒステリシス現象が現れるといった問題点も存在する また 動作点の違いによっても特性に変化が見られる そこで本研究では /GaN MIS-HFET におけるヒステリシス特性のメカニズムを解明するために 周波数可変カーブトレーサを用いて I-V 特性の測定を行った またその測定結果を説明するため等価回路モデルを考案し SPICE シミュレーションにより考察を行った. 本論文の構成第 章において /GaN MIS-HFET についての説明を行い 第 3 章では AC 特性を測定するための周波数可変カーブトレーサの説明をする 第 4 章では前述の装置を用いた測定結果について述べる 第 5 章において 第 4 章で得られた特性について等価回路モデルを用いて解析を行う そして第 6 章で等価回路モデルを用いた SPICE シミュレーションを行い測定結果の考察を行い 第 7 章では本研究の全体的なまとめを行う

5 第 章 /GaN MIS-HFET について. HFET について HFET(Heterostructure Field Effect Transistor) は GaAs 系デバイスにおいて衛星放送受信用パラボラアンテナの低雑音素子として広く使われるようになった GaAs FET に比べると同じゲート長を持った HFET は GHz で 約.5dB だけ低い雑音指数特性を示す良好なトランジスタである 現在では GaAs よりもバンドギャップエネルギーが大きく 電子移動度も高い GaN に注目が集まっている 図. に /GaN HFET の構造図を示す HFET の構造的特長は DEG( 二次元電子ガス : dimension electron gas) と呼ばれる -GaN のヘテロ接合界面近傍に形成されるチャネル層である DEG の形成により電子と不純物イオンとはヘテロ接合界面を境として空間的に分離される つまり電子が走行する DEG 内には 走行するのに邪魔になる不純物イオンが存在しないため高電子移動度をもつことができる これにより同じ半導体材料でも HFET 構造を形成することにより高移動度の高速デバイスを作製することができる S G D DEG GaN サファイア基板 図. /GaN HFET 構造図 /GaN HFET は現在 GaN のさまざまな材料的長所から次世代無線通用高周波高出力デバイスとして期待されているが その実用化に関してはいくつか問題点もある まず プロセス技術に関していうと GaN は Si 系デバイスのような良好な加工性を持っていないことが挙げられる また RIE( 反応性イオンエッチング :Reactive Ion Etching) などのドライエッチングや王水などのウェットエッチングでは高精度な技術が確立していないという問題もある そして現在の HFET の電気特性に関しては ゲートリーク電流が大きいことが最も大きな問題である ゲートリーク電流の大きさは GaN 基板の構造にもよるが 通常約 -6 ~ -5 A 大きい場合では -3 A 程もある このように大きいゲートリーク電流を持つ HFET では高いドープのウェハで作製した場合カットオフできない等の問題が生じてしまう 3

6 . MIS-HFET について. で述べたように /GaN HFET には 大きなゲートリークを有するという問題点がある このゲートリークの低減に有効とされるのが ゲート金属と半導体との間に絶縁膜を挿入した MIS(Metal Semiconductor) 構造である 図. に /GaN MIS-HFET の構造図を示す S G D GaN 図. /GaN MIS-HFET 構造図 ゲート直下に挿入する絶縁膜の材料には SiO や SiN などが用いられ いずれもゲートリークの大幅な減少が実現されている 図.3 に Standard HFET と MIS-HFET の IG-VG 特性を示す Standard HFET のゲートリーク電流 IG が -3 A 程度であるのに対し SiO では -9 A SiN では - A 程度まで低減されており MIS 構造のゲートリーク低減に対する有効性は明らかである.E-.E-3 HFET IG [A].E-5.E-7.E-9.E- SiO SiN.E V G [V] 図.3 IG-VG 特性比較 4

7 .3 MIS-HFET の問題点ゲートリーク低減に有効な MIS-HFET ではあるが いくつかの問題も抱えている まず AC 動作時において 周波数によっては大きなヒステリシス現象が発生するという問題がある 図.4 に ID-VD 特性 図.5 に ID-VG 特性の周波数特性を示す Standard HFET では動作周波数による特性の大きな変化は見られないため このヒステリシス現象はゲート金属直下に挿入した絶縁膜の影響で引き起こされていることは間違いない また AC 動作時の動作点の違いによっても特性に変化がみられる Hz Hz Hz Hz.Hz.Hz ID [ma] V D [V] (a) Standard HFET Hz Hz Hz Hz.Hz.Hz ID [ma] V D [V] (b) MIS-HFET 図.4 ID-VD 特性の比較 5

8 ID [ma] Hz Hz Hz Hz.Hz.Hz V G [V] (a) Standard HFET ID [ma] Hz Hz Hz Hz.Hz.Hz V G [V] (b) MIS-HFET 図.5 ID-VG 特性の比較 また 絶縁膜材料の種類 絶縁膜の膜厚の違いによっても特性に変化が現れるという問題もある このことからも MIS 構造における絶縁膜が デバイス特性に与える影響は大きいことがわかる ゲートリークを大幅に減少させることが可能な MIS-HFET ではあるが これらの諸問題の発生メカニズムははっきりしないため その解明が急がれている 6

9 .4 デバイス構造図.5 に今回測定に使用した /GaN 基板の結晶構造図を示す サファイア基板上に MOCVD 法 (Metal Organic Chemical Vapor Deposition) で GaN 層を μm Al.8GaN8nm を堆積した構造である 層は三層構造であり 中間の nm には Si ドープがなされている この基板上に図.6 に示すプロセスフローに従い ウェハカットの後 オーミック電極として Ti/Al/Ni/Au をそれぞれ 5//4/3nm を電子線蒸着 (EB) によって蒸着した 窒素雰囲気中で 85 3 分間のアニールの後 RIEにより素子間分離を行った そして MIS-HFET とするためゲート絶縁膜を堆積後 ゲート電極として Ni/Au を EB によりそれぞれ 8/3nm 蒸着した 測定に使用したトランジスタのゲート長 LG は 4μm ゲート幅 WG は 5μm ゲート-ドレイン間とゲート-ソース間距離は 5μm である また ゲート絶縁膜は EB により SiO を 9nm 堆積させた ウェハカット GaN t = 5nm t = nm, Si 8 t = 3nm t = μm オーミック電極形成 (EB:Ti/Al/Ni/Au 5//4/3nm) アニール (N 中,85,3min) 素子間分離 (RIE) サファイア基板 ( エッチング深さ :6nm) ゲート絶縁膜堆積 図.6 結晶構造 ゲート電極形成 (EB:Ni/Au 8/3nm) 図.7 プロセスフロー 7

10 .5 MIS-HFET の DC 特性これまでの MIS-HFET に関する研究では絶縁膜の抵抗は無限大であり ゲートへの逆バイアス時のゲート電流 すなわちゲートリークはこの絶縁膜の抵抗により制限され 大幅な低減がなされていると考えられてきた しかし 我々の研究室における近年の研究で MIS-HFET におけるゲートリークの低減は絶縁膜ではなく高抵抗化した 層に起因していることがわかった GaN のようなワイドバンドギャップ材料においては SiO のような絶縁物の抵抗も無限大ではなく ある有限な抵抗として振舞うため その値がデバイス特性に影響を与えることになる 更に図.8 に示すように 層のリーク特性の解析により 負バイアスでは低リークであるが 正バイアス時にある電圧から急激に電流が流れ始める ダイオード的な特性を有することが判明した [] GATE CURRENT [A] V S = V, V D = V HFET EB SiO X MISFET CVD SiO MISFET VOLTAGE ACROSS LAYER [V] 図.8 層におけるリーク特性 絶縁膜が有限な抵抗として振舞うことと 層のダイオード的な特性を考慮して 図.9 に示すように 絶縁膜を抵抗で 層をダイオードで表現した等価回路を用いることで MIS-HFET の DC 動作に関しては再現することができた [] 図. に ID-VD 特性の実測とシミュレーションの比較を示す 本研究では MIS-HFET における AC 動作の解析が目的であるため この DC 解析の結果を下に各特性の解析を行うこととする 8

11 Gate R Diode DEG 図.9 ゲート構造の等価回路 DRAIN CURRENT [ma] V G : -4 to +6V, +V step L G =μm, W G =μm Simulated Experiment 5 5 DRAIN VOLTAGE [V] 図. MIS-HFET の ID-VD 特性 9

12 第 3 章周波数可変カーブトレーサ 3. カーブトレーサについてカーブトレーサとは 測定対象にある周波数の周期バイアスを印加したとき そこに流れる電流値を測定することで I-V 特性を得る装置である 電子デバイスの評価は I-V 特性によってなされることが多いが I-V 特性の測定は電圧や電流などの設定する項目が多く かつそれらを連続的に変化させたグラフの作成など煩雑な作業を伴う これらの設定からグラフの作成までを自動的に処理する装置がカーブトレーサである I I V V (a) 抵抗 I I V V (b) ダイオー ド ID ID VG VD VD (c) 電界効果トランジスタ 図 3. カーブトレーサの測定例

13 本研究では MIS-HFET のヒステリシス特性と周波数との関係を観測するために 印加周期 バイアスの周波数が設定可能な周波数可変カーブトレーサを作製し 各種測定を行う 3. 装置構成図 3. に周波数可変カーブトレーサの構成図を示す 本装置は 信号発生源としてファンクションジェネレータ (NF, WF946) 高周波測定を実現するための高速バイポーラ電源(NF, HSA4) 入出力測定のためのデジタルオシロスコープ(Tektronix, TPS4) で構成されている オシロスコープにより得られた測定データは付属のソフトウェアにより PC に保存さ Function Generator Ch High Speed Bipolar Amplifier PC Ch Ri Ch Digital D Ch Oscilloscope G S れる 図 3. 周波数可変カーブトレーサの構成 (ID-VG 測定 ) ID-VG 測定時はファンクションジェネレータの Ch からドレイン電圧として定電圧を出力するが ファンクションジェネレータの出力インピーダンスの影響を除去し かつ高周波測定を実現するために 高速バイポーラ電源をファンクションジェネレータの Ch に接続し これを通してドレインに信号を印加する また Ch からゲート電圧として正弦波を出力する オシロスコープは Ch を入力 つまりゲート電圧 VG を Ch を出力 つまりドレイン電流 ID を測定する オシロスコープでは直接電流を測定できないため 電流検出用の抵抗 Ri(= Ω) を介し その両端の電圧 V(=RiID) を測定することで 間接的にドレイン電流 ID を得る なお測定対象のトランジスタはプローバに 電流検出用抵抗 Ri はブレッドボード上に接続されている

14 3. 3 装置性能今回作製した周波数可変カーブトレーサの性能の評価として 図 3. のトランジスタの代わりに抵抗 RL を用いて I-V 特性の周波数特性を測定した RL=Ωのときの実測値と理論値の比較を図 3.3 に示す 先に述べたとおり測定対象である抵抗 RL のほかに電流検出用の抵抗 Ri (=Ω) も接続されているため 電流の理論値としては V=5V のときに I 45.5mA となる 周波数 f が khz 以下であるときはほぼ理論通りの値が得られている しかし 5kHz あたりからヒステリシスが現れはじめ 線形性が崩れている (a) f=khz I (ma) I (ma) V (V) V (V) (b) f=khz 実測実測理論理論

15 I (ma) V (V) 実測理論 (c) f=5khz I (ma) V (V) 実測理論 (d) f=mhz 図 3.3 負荷試験結果 (RL=Ω) 負荷試験の結果とファンクションジェネレータの性能から この周波数可変カーブトレーサの測定条件を 測定範囲 :-V ~ +V 掃引周波数範囲:DC ~ khz とする 3

16 第 4 章測定と結果 4. ID-VG 特性の周波数依存性周波数可変カーブトレーサを用いて ID-VG 特性の周波数依存性の測定を行った 測定条件としては ドレイン電圧は V で固定し ゲートには振幅 VGpp=V 振幅中心電圧 VGoffset=V の正弦波信号を印加した そしてその正弦波信号の周波数を.Hz から khz まで変化させたときの特性の変化を測定した 図 4. に ID-VG 特性の周波数依存性の測定結果を示す 周波数が.Hz と低周波の時には大きなヒステリシスは現れず VG の増加に伴い ID も増加するが VG が約 V 以上になると ID は一定となった 一方 khz や khz といった高周波を印加したときにも大きなヒステリシスは観測されないが ID は VG の値によらずほぼ一定の値となった そして 低周波でも高周波でもない中程度の周波数である Hz の信号を印加したときには 大きなヒステリシスが観測された そして その際のヒステリシスは反時計回りのループであった.5 ID [ma].5.hz Hz.5 khz khz V G [V] 図 4. ID-VG 特性の周波数依存性 4

17 4. ID-VG 特性の掃引中心電圧依存性周波数可変カーブトレーサを用いて ID-VG 特性の掃引中心電圧ス依存性の測定を行った 測定条件としては ドレイン電圧は V で固定し ゲートには振幅 VGpp=V の正弦波信号を印加した その際の中心電圧 VGoffset を-5V から 5V まで変化させてその特性の変化を測定した また正弦波信号の周波数は低周波.Hz と高周波 khz とした 図 4. に ID-VG 特性の掃引中心電圧依存性の測定結果を示す 周波数が.Hz と低周波の時には VGoffset に関係なく同様の特性が得られた しかし khz の高周波の場合は VG の変化に関係なくほぼ一定の値となるのは 4. の実験と同様であるが VGoffset が-5V の時には ID はほぼ零であったのに対し VGoffset が 5V では ID は.3mA 付近で一定となり VGoffset の値によって ID も変化するという結果が得られた また VG=VGoffset における電流値は.Hz と khz で等しくなり khz ではその電流値を中心に小さな変化をするという特性となった.5.Hz khz ID [ma] V G [V] (a) VGoffset=-5V 5

18 .5.Hz khz ID [ma] V G [V] (b).5 VGoffset=V ID [ma].5.5.hz khz V G [V] (c) VGoffset=5V 図 4. ID-VG 特性の掃引中心電圧依存性 6

19 第 5 章解析 5. AC 特性の等価回路モデル第 4 章で得られた結果を解析するためには.5 で述べた DC 解析モデルを AC 動作に適応させる必要がある DC においては抵抗成分のみであるが AC の場合は周波数成分を含むため 図 5. に示すように キャパシタンスを絶縁膜と 層それぞれに並列に接続した等価回路モデルを用いることにする Gate C R V Interface C Diode DEG 図 5. ゲート構造の AC 解析モデル 絶縁膜 / 層界面には無数の界面準位が存在していることがわかっている そのため この等価回路において DEG の電子を制御する実質的なゲートは絶縁膜 / 層界面ということになる 絶縁膜 / 層界面の電位を便宜上 VInterface とし この等価回路を用いて第 4 章で得られた特性の解析を行う 7

20 5. 界面電位の周波数依存性図 5. の回路において ゲート-DEG 間に.Hz のような低周波のバイアスを印加した場合は抵抗成分が支配的となり キャパシタンス成分は無視することができる このため VG と VInterface との間に位相差はないことからヒステリシスは現れず VG がダイオードの ON 電圧よりも低い場合は図 5. に示すように VG=VInterface となる しかし VG がダイオードの ON 電圧を超えると VInterface はダイオードの ON 電圧で固定されるため VG によらず一定となる ID-VG 特性の周波数依存性の測定において.Hz で VG=V 以上で ID が一定となったのは 層のダイオードが ON となったためであると考えられる VInterface [V] 3 -.Hz Hz khz khz V G [V] 図 5. 界面電位の周波数依存性 一方 khz のような高周波のバイアスを印加した場合 キャパシタンス成分が支配的となり 抵抗成分は見えなくなる そのため この場合も VG と VInterface との間に位相差はなくヒステリシスは現れない そして このとき等価回路はキャパシタンスの直列接続となり VInterface は式 5. の通り キャパシタンスの比で決まる直線となる V Interface = jωc jωc + jωc V G = C C + C V G (5.) 8

21 C に比べ 膜厚の厚い C はキャパシタンスが小さいため VInterface は VG に比べ変化の小さな直線となる このため図 5. に示すように VInterface は傾きの小さな直線となる ID-VG 特性のゲートバイアス依存性において khz の電流値が VGoffsetの上昇とともに増加した特性は VInterface の値の変動が小さく かつ高速で変化するため 常に VGoffset の値に固定されているように振舞うため.Hz の VG=VGoffset での電流値を付近に固定されることが原因であると考えられる Hz のような中程度の周波数においては抵抗成分とキャパシタンス成分のどちらも無視できないため 両成分が混在し VG と VInterface の間に位相差が生じることとなる この位相差により ID-VG 特性にヒステリシスが現れるものと考えられる 9

22 5.3 位相差とヒステリシスの関係前節において VG と VInterface の間の位相差がヒステリシスの原因であることを述べた ヒステリシスと位相差の間にどのような関係が成り立つか調べるため 図 5.3 に示すような回路を用いて解析を行う ダイオードのような非線形素子を含む場合 計算が非常に複雑になるため 単純化のために 層のダイオードを抵抗 R に置き換えて計算を行った C R C R 図 5.3 ゲート構造の簡易等価回路モデル 絶縁膜と 層のインピーダンスはそれぞれ Z = + R jωr C (5.) Z = + R jωr C (5.3) と定義される この二つのインピーダンスの直列接続として VInterface とその位相差 VInterface を計算する V Interface = Z = R Z + Z R + R V G + jωr + jωr R R C ( C + C V ) G (5.4) V Interface = tan ωrr( C + C) RC tan ω (5.5) R + R 式 5.5 において VInterface が正であれば VG に対して進み位相 負であれば遅れ位相となる 進みと遅れの境界条件を算出すると

23 R R C C ( R R + R C + R C R = ) = R = R C R R R RC = RC ( C + R ( C + R + C + C C ) ) (5.6) となり RC が RC よりも大きいときに VInterface は正となり VInterface は VG に対して進み位相となる 逆に RC が RC よりも小さいときに VInterface は負となり VInterface は VG に対して遅れ位相となる VG を正弦波とすると 図 5.4 に示すように進み位相で時計回り 遅れ位相で反時計回りのヒステリシスループが現れる 3 VInterface [V] - - 遅れ位相進み位相 V G [V] 図 5.4 位相とヒステリシスループの関係 4. で得られた ID-VG 特性の周波数依存性において Hz で現れた大きなヒステリシスは 反時計回りのループであった このことから R C < R C (5.7) という関係が成り立つ このときキャパシタンスの値は誘電率や膜厚の関係から決まるが 抵 抗の値に比べ 大きな差が無いと考えられることから ヒステリシスの遅れ位相を決定付けて いるのは 抵抗の関係 すなわち R が R より小さい という関係であるといえる

24 第 6 章 SPICE シミュレーション 6. SPICE シミュレーションについて今回 第 5 章で示した等価回路モデルの動作解析に SPICE(Simulation Program with Integrated Circuit Emphasis) を用いた SPICE とは 97 年代にアメリカ合衆国のカリフォルニア大学バークレー校で開発された電子回路シミュレーションプログラムである 基板上に実際に回路を作らなくても回路図をパソコンに入力することで その回路動作をパソコン内で計算し 特性の解析を行うことができる また SPICE には各種電子部品のモデルが搭載されており これらのモデルのパラメータを変更することによって自分で部品を作成することも可能である SPICE ソフトは多数存在するが 今回は Spectrum Software の Micro-Cap8 Evaluation を使用した Micro-Cap8 Evaluation に限らず 一般的に SPICEには未だ窒化ガリウム系デバイスのモデルは搭載されていない そのため /GaN MIS-HFET の特性を解析するためには既存のデバイスのパラメータを変更し 新たなモデルを作る必要がある 今回は n 型 MOS-FET のモデルの各種パラメータを変更することで /GaN HFET として用いた

25 6. シミュレーション回路第 5 章での解析を実証するために 今回 ゲート構造を図 6. に示すような回路で表した ゲート絶縁膜を抵抗とキャパシタンスの並列接続で表現し 層をダイオードと MOSFET で表現した 第 5 章では 層はダイオードとキャパシタンスで表して解析を行ったが 今回は ID-VG 特性の解析を行うために HFET として動作する素子が必要となるため MOSFET とした Gate R C DEG 図 6. ゲート構造の等価回路 シミュレーションでは図 6. の回路を並列に 8 個接続し 分布定数回路としてより正確なシミュレーションを目指した 図 6. にシミュレーション回路を示す 測定と同じくドレイン-ソース間に DC 電源により VD=V を印加している ゲート-ソース間には AC 電源を接続し 印加電圧周波数 振幅 (Vpp) 振幅中心電圧(Voffset) を設定し 各測定のシミュレーションを行う また回路には図に示すように 電流検出用の抵抗 (R=mΩ) と寄生抵抗 (R=5Ω) を挿入している また MOSFET と Diode のパラメータは表 6. に示すような値を用い 絶縁膜の抵抗 Rとキャパシタンス Cの値は R=4E C=E-4 とした 電流検出用抵抗 寄生抵抗 図 6. シミュレーション回路 3

26 表 6. 各素子のパラメータ MOSFET LEVEL LD VTH - WD KP undefined U 9 L.5U UCRIT K W 5U UEXP GAMMA undefined UTRA PHI undefined VMAX LAMBDA NEFF RD XQC RS KF CBD AF CBS FC 5m IS f DELTA PB 8m THETA CGSO ETA CGDO KAPPA undefined CGBO RG RSH RB CJ RDS MJ 5m JSSW CJSW N 5 MJSW 33m PBSW 8m JS n TT TOX n NLEV undefined NSUB undefined GDSNOI NSS undefined T_MEASURED undefined NFS T_ABS undefined TPG undefined T_REL_GLOBAL undefined XJ T_REL_LOCAL undefined Diode LEVEL FC.5 IS E-3 EG 3.39 N XTI 3 ISR TIKF NR TBV IKF TBV BV TRS IBV p TRS NBV KF IBVL AF NBVL RL E RS T_MEASURED undefined TT N T_ABS undefined CJO 5E-4 T_REL_GLOBAL undefined VJ.4 T_REL_LOCAL undefined M M 4

27 6.3 シミュレーション結果 図 6. に示した回路において ID-VG 特性の周波数依存性 ID-VG 特性のゲートバイアス依存 性のシミュレーションを行った それぞれのシミュレーション結果を以下に示す 6.3. ID-VG 特性の周波数依存性ゲート電圧を振幅 VGpp=V 振幅中心電圧 VGoffset=V の正弦波信号とし その周波数を.Hz から khz まで変化させて ID-VG 特性の周波数依存性のシミュレーションを行った その結果を図 6.3 に示す 4. の実験で得られた結果と同様 低周波では VG が約 V 以上で ID が一定となり 高周波では VG の値に関わらず ID はほぼ一定の値となった また 中間の周波数では反時計回りの大きなヒステリシスループが得られるなど ヒステリシスのループの方向も含め 測定結果を非常によく再現している.5 ID [ma].5.5.hz Hz khz khz V G [V] 図 6.3 ID-VG 特性の周波数依存性のシミュレーション結果 5

28 6.3. ID-VG 特性の掃引中心電圧依存性ゲート電圧を振幅 VGpp=V の正弦波とし 中心電圧 VGoffset を-5V から 5V まで変化させて ID-VG 特性のシミュレーションを行った 正弦波の周波数は測定と同様.Hz と khz である そのシミュレーション結果を図 6.4 に示す 測定結果と同様に 低周波特性には変化がなく 高周波においては VGoffset が-5V の時には ID は流れないが VGoffset を上げていくとそれに伴い ID も増加した VG=VGoffset の電圧では低周波と高周波に ID の差はなく 高周波ではその電流値を中心に変動していることがわかる そのため VGoffset がダイオードの ON 電圧以上になったときには VGoffset に関わらず ID は一定となった 掃引中心電圧依存性に関しても ダイオードを用いた等価回路で 非常よく再現することができた.5.Hz khz ID [ma] V G [V] (a) VGoffset=-5V 6

29 .5.Hz khz ID [ma] V G [V] (b) VGoffset=V.5 ID [ma].5.5.hz khz V G [V] (c) VGoffset=5V 図 6.4 ID-VG 特性の掃引中心電圧依存性のシミュレーション結果 7

30 第 7 章本研究のまとめ 今回 MIS-HFET における交流動作時のヒステリシス特性を解析するため 周波数可変カーブトレーサを用いて ID-VG 特性の測定を行った ID-VG 特性において VG の掃引周波数を変化させると 低周波においては VG の増加とともに ID は増加するが VG が V を超えると ID が一定となるという結果が得られ かつヒステリシスは小さいという結果が得られた また 高周波においては ヒステリシスは無いものの ID は VG によらずほぼ一定の値となった そして中間の周波数において反時計回りのループを描く大きなヒステリシスが観測された またVG 掃引の中心電圧を変化させると 周波数によって特性に変化がみられた 低周波では中心電圧を変化させても特性に変化はみられないが 高周波では 中心電圧が増加すると ID も増加するという結果が得られた これらの特性に対してダイオードを用いた等価回路による解析を行った結果 ヒステリシスはゲート電圧と絶縁膜 / 層界面の電位との間の位相差により引き起こされており 今回の測定からは ヒステリシスループを決定付けているのは絶縁膜の抵抗値であることがわかった また高周波での中心電圧の変化による特性変化も同等価回路を用いて説明することができた これらの結果から ワイドバンドギャップ材料においては絶縁膜の特性がデバイス特性に影響を与えかねないことがわかった そのため ワイドバンドギャップ材料を用いてデバイスを作製する際には 絶縁膜の特性に注意を払う必要があるだろう 8

31 謝辞 本研究の遂行にあたって 終始懇切な御指導と御鞭撻を頂きました徳島大学工学部電気電子工学科大野泰夫教授に心より感謝の意を表します 本研究を進めるにあたり 多大なる御指導と丁寧なご教示を頂きました徳島大学工学部電気電子工学科助手敖金平先生に深く感謝します 適切な御指導とご教示を賜りました酒井士郎教授 富永喜久雄助教授 直井美貴助教授 西野克志助教授に深く感謝します 本研究を進めるにあたり 実験装置等についてご尽力を賜りました技術職員稲岡武氏 桑原明神氏 山中卓也氏に深く感謝いたします 有益な助言 的確な御指導と御助言を頂きました博士研究員 Xin Wei 氏 D3 菊田大悟氏 D 岡田政也氏 M 高木亮平氏ならびに大野研究室 酒井研究室 サテライトベンチャービジネスラボラトリー ナイトライドセミコンダクター株式会社の皆様に心より感謝いたします 参考文献 [] Daigo Kikuta, Ryohei Takaki, Junya Matsuda, Masaya Okada, Xin Wei, Jin-Ping Ao and Yasuo Ohno, Gate Leakage Reduction Mechanism of /GaN MIS-HFETs Extended Abstracts of the International Conference on Solid State Device and Materials, Tokyo, pp , September 5 [] Daigo Kikuta, Jin-Ping Ao, Junya Matsuda and Yasuo Ohno, A Mechanism of Enhancement-mode Operation of /GaN MIS-HFET Abstract of 6 th Topical Workshop on Heterostructure Microelectronics, Hyogo, pp. 7-73,August 5 9