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そよながおか
5 years ago
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1 情報デバイス特論演習設計ルール実際に集積回路の設計を体験する想定プロセス : μm CMOS 電源電圧 : 5V 本設計ルールは P. E. Allen and D. R. Holberg, CMOS Analog Circuit Design, Second Edition, 2002, Oxford University Press 及び VDEC( 東京大学大規模集積回路教育センタ ) を参考に教育用として作成したものであり特定の製造プロセスに関するものではない

2 集積回路作成の流れ回路仕様決定デバイスモデリング回路設計プロセス設計レイアウト設計チップ試作測定評価

3 レイアウト断面構造 NMOSFET PMOSFET 1mesh= 0.2μm Al polysi SiO 2 n + n + p + p + p + n + n p

4 n-well

5 active layer

6 poly1

7 p+select

8 contact

9 metal1

10 多層配線多層 polysi pad metal2 via metal1 poly2 poly1 多層配線キャパシタ

11 マスク一覧 No. 層内容層名レイアウト 1 n-well n ウェル WELL 2 active layer 素子領域 ACTIVE 3 poly1 1 層ポリシリコン POL1 4 poly2 2 層ポリシリコン POL2 5 p+select P 拡散領域 PSEL 6 contact コンタクトホール CON 7 metal1 1 層メタル MET1 8 via ヴィア VIA 9 metal2 2 層メタル MET2 10 pad パッド PAD

12 WELL レイアウトルール記号項目寸法 A1 最小寸法 A2 最小間隔 6.4 ACTIVE B1 最小寸法 B2 最小間隔 1.2 B3 WELL-p + 最小重なり 1.6 B4 WELL-n + 最小重なり 0 B5 WELL-n + 最小間隔 3.2 B6 WELL-p + 最小間隔 1.6 POL1 C1 最小寸法 C2 最小間隔 C3 POL1-ACTIVE 最小間隔 0.2 C4 ゲート最小突き出し C5 最小 S/D 幅 S/D: source/drain B1 C1 A1 B2 1.2 C2 n + A2 6.4 B5 3.2 C3 0.2 B B6 B3 n p + p + n + :PSEL 外 ACTIVE p + :PSEL 内 ACTIVE C4 C5

13 PSEL 記号項目寸法 D1 PSEL-ACTIVE 最小重なり D2 最小寸法 1.2 D3 PSEL-ACTIVE 最小間隔 D4 最小間隔 1.2 D5 最小 ACTIVE 突き出し 1.2 D6 最小 ACTIVE 突き出し 1.2 D7 最小 S/D 長 1.2 D8 PSEL-ACTIVE 上 CON 最小間隔 0.4 D9 ACTIVE 上 PSEL-WELL 最小重なり 2.4 CON E1 寸法 ( 固定サイズ ) x E2 POL1 上最小間隔 1 E3 ACTIVE 上最小間隔 1 E4 CON-ACTIVE 最小重なり 0.4 E5 CON-POL1 最小重なり 0.4 E6 CON-MET1 最小重なり 0.4 E7 CON-POL1 最小間隔 E8 POL1 上 CON-ACTIVE 最小間隔 D2 1.2 D6 D D8 0.4 E1 x D4 1.2 E6 E2 E D3 E8 D7 1.2 D9 2.4 D1 D7 1.2 E7 E3 1 E4 0.4

14 MET1 記号項目寸法 F1 最小寸法 F2 最小間隔 VIA G1 寸法 ( 固定 ) 1x1 もしくは x1.2 G2 最小間隔 1.2 G3 VIA-MET1 最小重なり 0.4 G4 VIA-MET2 最小重なり 0.4 G5 VIA-POL1 最小重なり G6 VIA-CON 最小間隔 G7 VIA-POL1 最小間隔 0.6 MET2 H1 最小寸法 1 H2 最小間隔 1.2 F2 G4 0.4 F1 G1 1x1(x1.2) G2 1.2 G6 G3 0.4 G7 0.6 H1 1 H2 1.2 G5

15 キャパシタのレイアウト POL2 記号項目寸法 I1 POL2-POL1 最小重なり (*1) 1.2 I2 POL2-POL1 上 CON 最小間隔 1.2 I3 POL2-CON 最小重なり 1 I7 0.4 I6 1 I8 1 I1 1.2 I4 最小間隔 1.2 I5 POL1 最小間隔 1.2 I6 最小寸法 1 I7 POL1-ACTIVE 最小間隔 0.4 I8 POL2 上 MET1 最小寸法 1 I3 1 I I4 1.2 I9 1 I2 1.2 I5 1.2 I9 POL2 上 MET1 最小間隔 1 I10 POL2-MET2 最小間隔 (*2) 1.4 (*1) POL2 は POL1 に内包されていなくてはならない (*2) MET2 は POL2 を跨いではならない

16 実際のキャパシタのレイアウト L 2 L 1 C = 0.5xL 1 L x2(l 1 +L 2 ) POL1-POL2 キャパシタ 0.5 ± 0.01 ff/μm 2 フリンジ 0.25 ± 0.04 ff/μm

17 抵抗のレイアウト WELL シート抵抗 1.5 kω/ W R= 1.5 L / W [kω] L n + SiO 2 n p n +

18 バイポーラトランジスタのレイアウト n + p+ n p

19 トランジスタモデルここでは最も基本的な Shichman-Hodges の SPICE LEVEL=1 モデルを用いる物理モデルに拠っている最もシンプル手計算による解析でも LEVEL=1 が有効ショートチャンネル効果等は入っていないので最終設計には不十分 SPICE での MOSFET の記述方法 MXXXXXX ND NG NS NB MNAME <L=VAL> <W=VAL> + <AD=VAL> <AS=VAL> <PD=VAL> <PS=VAL> + <NRD=VAL> <NRS=VAL> 記号パラメータ名意味記号パラメータ名意味 D ND ドレインノード AD ドレイン面積 G S B NG ゲートノード AS ソース面積 A D A S NS ソースノード PD ドレイン周辺長 P D NB 基板ノード PS ソース周辺長 P S L MNAME モデル名 NRD ドレイン抵抗数 N RD L チャンネル長 NRS ソース抵抗数 N RS W W チャンネル幅長さの単位 = m

20 SPICE パラメータ (LEVEL 1) 記号ハラメータ名意味テフォルト NMOS PMOS 単位 V TO VTO ゼロバイアス閾値 V K γ φ λ φ Β C GSO C GDO C GBO R SH C J m J C JSW m JSW KP GAMMA PHI LAMBDA PB CGSO CGDO 相互コンダクタンス係数基板閾値パラメータ界面ポテンシャルチャンネル長変調基板ビルトインポテンシャルチャンネル長あたりのケート-ソースオーハーラッフ容量チャンネル長あたりのケート-トレインオーハーラッフ容量 0.2e e e e-9 50e e e-9 A/V 2 V 1/2 V 1/V V F/m F/m CGBO RSH CJ MJ CJSW MJSW チャンネル長あたりのケート- 基板オーハーラッフ容量ソースドレインシート抵抗ソース, トレイン- 基板面積あたりの容量ソース, トレイン- 基板面積容量の電圧指数ソース, トレイン- 基板周辺長あたりの容量ソース, トレイン- 基板周辺容量の電圧指数 e e e e e e F/m Ω/ F/m 2 - F/m - J S JS ソース, トレイン- 基板面積あたりのタイオート電流係数 - 0.1e-3 0.1e-3 A/m 2 t OX TOX ゲート絶縁膜厚さ 1e-7 14e-9 14e-9 m L D LD ソースドレイン拡散長 0 16e-9 15e-9 m f C FC ソース, トレイン- 基板容量フィッティングパラメータ

21 ドレイン電流ドレイン電流カットオフ領域 vgs VT 0 i = 0 D 線形領域 0 < vds vgs VT W v i = K v V v v L + 2 DS ( ) ( 1 λ ) D GS T DS DS eff 閾値 2 飽和領域 0 < v id = K ( vgs VT) ( 1+ λvds) GS VT vds ( ) V = V + γ φ + v φ T T0 SB vsb W L eff L = L 2L eff D 物理モデルとの対応 K = μc ox C ε φ = 2 φ F kt N = ox SUB ox = φf ln tox q ni γ = 2qε SiNSUB C ox LD L eff L LD

22 寄生素子 S C GS r S C BS ソース基板間容量 v v BS BS f φ C f φ C B B のときのとき G C GB C ドレイン基板間容量 B B i D i BS i BD C GD r D C BD CA C P = + J v BS v BS 1 1 φb φb J S JSW S BS m m JSW D ソースー基板間ダイオード電流 q ibs = JS AS exp vbs 1 kt B ドレインー基板間ダイオード電流 q ibd = JS AD exp vbd 1 kt B ソース抵抗 rs = RSHNRS ドレイン抵抗 rd = RSHNRD CA v C P v C = 1 ( 1+ m ) f + m + 1 ( 1+ m ) f + m J S BS JSW S BS BS 1+ mj J C J 1+ mjsw JSW C JSW ( 1 f ) φ C B ( 1 fc) φb 上式で C BS, v BS, A S, P S を C BD, v BD, A D, P D に置き換える

23 ゲートとの間の容量カットオフ領域飽和領域線形領域 C GSO C GDO N N N N N N P 空乏層反転層 P P C GB CoxWLeff + CGBOLeff C GBO L eff C GBO L eff C GS CGSOW 2 C W + C WL 3 GSO OX eff 1 C W + C WL 2 GSO OX eff C GD CGDOW CGDOW 1 C W + C WL 2 GDO OX eff

24 モデルパラメータの記述モデルパラメータはいろいろな回路で用いられるので別ファイルにしておくと便利モデルファイル * FILE : mos.mod * * example of transistor parameters * * um CMOS process is assumed *.model n nmos level=1 + VTO=0.7 KP=110u GAMMA=0.4 + PHI=0.7 LAMBDA=0.04 PB= CGSO=0.22n CGDO=0.22n CGBO=0.7n + RSH=60 CJ=0.77m MJ=0.5 + CJSW=0.38n MJSW= JS=0.1m TOX=14n LD=16n FC=0.5.model p pmos level=1 + VTO=-0.7 KP=50u GAMMA= PHI= LAMBDA=0.05 PB= CGSO=0.22n CGDO=0.22n CGBO=0.7n + RSH=135 CJ=0.56m MJ=0.5 + CJSW=0.35n MJSW= JS=0.1m TOX=14n LD=15n FC=0.5 SPICE 入力ファイル * FILE : nmos1.cir * * NMOSFET ID-VDS * * parameter VGS * vd d 0 dc 5 vs s 0 dc 0 vg g 0 dc 0 vb b 0 dc 0 m1 d g s b n w=3.2u l=u + ad=6.4e-12 as=6.4e-12 + pd=3.2u ps=3.2u + nrd=0.25 nrs=0.25.dc vd vg include../model/mos.mod.end

電子回路I_4.ppt

電子回路I_4.ppt 電子回路 Ⅰ 第 4 回電子回路 Ⅰ 5 1 講義内容 1. 半導体素子 ( ダイオードとトランジスタ ) 2. 基本回路 3. 増幅回路電界効果トランジスタ (FET) 基本構造基本動作動作原理静特性電子回路 Ⅰ 5 2 半導体素子 ( ダイオードとトランジスタ ) ダイオード (2 端子素子 ) トランジスタ (3 端子素子 ) バイポーラトランジスタ (Biolar) 電界効果トランジスタ