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- ゆき いんそん
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1 EUV は間に合うか それともトリプルパターンニングか? ーリソグラフィ技術の最新動向ー WG5 ( リソグラフィ Working Group) 富士通セミコンダクター ( 株 ) 千々松達夫 - 内容 - WG5 の活動体制 EUV か トリプルパターニングか その他のトピックス まとめ STRJ WS: March 8, 2013, WG5 Litho 1
2 WG5( リソグラフィ WG) の活動体制 -JEITA 半導体部会 / 関連会社 - 千々松達夫 / リーダー ( 富士通セミコンタ クター ) 上澤史且 / サブリーダー ( ソニー ) 田村貴央 ( ルネサスエレクトロニクス ) 東川巌 ( 東芝 ) 和田恵治 ( ローム ) 山本次朗 ( 日立製作所 ) 笹子勝 ( パナソニック ) - コンソーシアム - 須賀治 (EIDEC) -SEAJ 他 - 奥村正彦 / 国際委員 (SEAJ: ニコン ) 高橋和弘 (SEAJ: キヤノン ) 中島英男 (SEAJ:TEL) 山口哲男 (SEAJ: ニューフレアテクノロジー ) 笠間邦彦 (SEAJ: ウシオ電機 ) 大久保靖 (HOYA) 林直也 ( 大日本印刷 ) 森本博明 ( 凸版印刷 ) 大森克実 ( 東京応化工業 ) 栗原啓志郎 ( アライアンスコア ) 計 18 名 STRJ WS: March 8, 2013, WG5 Litho 2
3 STRJ WG5 活動状況 ITRS 2012 update/itrs 2013 改訂に向けた取り組み 各テーブルの見直し Potential Solutions テーブルの見直し 新規 DSA Table への対応を議論 NGL 進捗確認 ( 学会発表等の最新状況を参加委員から報告 ) EUVL 開発状況 光源パワー マスクインフラ レジスト開発 光リソから EUVL への移行時期の見極め その他の露光技術 (ML2, Imprint, DSA) の動向確認 STRJ WS: March 8, 2013, WG5 Litho 3
4 Micro SD カード NAND フラッシュ 現在 SD カードで 128GB, μsd カードで 64GB のものが販売されている STRJ WS: March 8, 2013, WG5 Litho 4
5 2 年弱で 半値に! いかに安く作るか? が重要 STRJ WS: March 8, 2013, WG5 Litho 5
6 NAND で量産適用されている技術 ArF レーサ ー光源 λ=0.193μm リソのマージンを考慮すると ArF 液浸での解像限界は 38nm ラインアンドスペース 次の Slide の Self Aligned Double Patterning(SADP) で 19nm ラインアンドスペースまで 形成可能 LOGIC デバイス ( 2D ランダム形状 ) では 45nm ライン & スヘ ース前後か SMO やネガティブ現像技術で もう少し頑張れるか? 先端突き合わせ部が困難 STRJ WS: March 8, 2013, WG5 Litho 6
7 1 st Mask SADP は 19nm ハーフヒ ッチが限界 SADP Flow 193i (ArF 液浸 ) レジスト 38nm L&S EUVL Flow 1 st Mask λ=13.5nm NA = 0.32 Etch 2 nd MASK Cut 領域 Etch Depo Etch 2 nd Cut Mask Etch 余分なサイト ウォール EUVL が使えれば 単純なリソ / エッチング工程で 製造できる 19nm L&S STRJ WS: March 8, 2013, WG5 Litho 7
8 19nm 以下のパターンを液浸で形成するために 1 st Mask は トリプルパターニングが必要 SAQP Flow (Self Aligned Quadruple Patterning) レジスト 38nm L&S EUVL Flow λ=13.5nm NA = st Mask Etch Depo Etch Depo Etch 2 nd Cut Mask Etch Etch 19nm L&S Etch 3rd Cut Mask 9.5nm L&S SADP を繰り返す事によって 10nm hp まで可能だが工程数が多い チップサイズ縮小による単価削減に見合うかどうかが Key STRJ WS: March 8, 2013, WG5 Litho 8
9 EUVL の大きな課題 1. 光源の出力計画通りに進んでいない 2. 無欠陥マスク EUV 波長の検査機の登場はこれから 多層膜の欠陥が 0 にならない 3. レジストの解像力 感度 LER まだ 両立せず STRJ WS: March 8, 2013, WG5 Litho 9
10 露光機のスペック EUV 光源の状況 年 NXE:3100 NXE:3300B NXE:3300C スルーフ ット (wph) 光源ハ ワー (W) 光源ハ ワーの現状 プレ量産機 LPP, LDP 光源とも 現状のパワーは10W 程度 (NXE:3100) LPP 光源 :Cymer = 40W Gigaphoton=20W LDP 光源 : Xtreme= 45W 一番の問題は 予定通りに向上しないこと 量産機 1 時間に 5~6 枚 125wph を実現するには 25 台の露光装置が必要 実験機レベル LPP : Laser Produced Plasma LDP : Laser assisted Discharge Plasma STRJ WS: March 8, 2013, WG5 Litho 10
11 遮光ブランクスEUV マスク開発状況 ブランクスにおいて LTEM( ガラス基板 ) の Pit 欠陥は抑えられる しかし 多層膜の欠陥を減らす事多層膜の欠陥を減らす事ができていない 現状では 欠陥の真上に遮光膜が来るようにして回避するしかない EUV 波長の検査装置が登場するのは 今年 (2013 年 ) 新たな欠陥 ( 種 ) が見えてくる可能性も有り ARC TaX Ru cap 膜Mo/Si 多層膜 LTEM EUVマスクの断面構造 CrN STRJ 出典 WS: :EUVL March 8, Symposium 2013, WG Litho 11
12 EUV Mask 欠陥検査装置開発状況 量産対応装置のリリース時期 ブランクス欠陥検査 (EUV) Lasertec /EIDEC : 2013(16nmhp) KLA : 2015 (11nmhp) 転写性レビュー検査 (EUV AIMS) Zeiss/Sematech : 3Q.2014(NA0.3) ( Aerial Image Measurement System ) マスクパターン欠陥検査 (EB) Ebara/EIDEC : 2014(16nmhp) HMI, AMAT (EUV) KLA : 4Q.2015 現状は既存の欠陥装置 (DUV 光源 ) とウエーハ転写 / 検査で開発が進められている STRJ WS: March 8, 2013, WG5 Litho 12
13 欠陥検査ツールが進化すると 見えて いなかったものが見えてくる 既存ツール Teron6xx (DUV) EIDEC (Actinic) 概念図 今後 踏み込む領域 KLA 7xx (Actinic) STRJ WS: March 8, 2013, WG5 Litho 13
14 EUV レジスト開発状況 化学増幅型のレジスト 出典 :Proc. of SPIE Vol A 6 JSR 社 PAG の酸の拡散を抑えた材料 ~30mJ かなり良いレジストが出始めている 無機レジスト 出典 :Proc. of SPIE Vol ~80mJ 感度の悪い点が問題 STRJ WS: March 8, 2013, WG5 Litho 14
15 Logic デバイス各社の微細化 road map Intel Now Now nm: FINFET, M1=p90nm, M2,3=p80nm 193i single pat. 14nm: FINFET(Bulk), M1=p64nm?, 193i double pat. 10nm: 詳細??? TSMC 20nm: Planer, M1=p64nm,193i double pat. 16nm: FINFET, BEOLは 20nmと同じ M1=p64nm 10nm: 詳細??? M1=p44nm?? double? Global Foundry 20nm: Planer, M1=p64nm,193i double pat. 14nm: FINFET, BEOLは 20nmと同じ M1=p64nm 10nm: 詳細???M1=p44nm?? double? STRJ WS: March 8, 2013, WG5 Litho 15
16 最近の情報 2013/2/5 Common Platform Technology Forum (IBM, Global Foundry, Samsung ) While everyone agrees EUV will be necessary sometime in the future, it is taking longer to develop and facing more issues than expected. Now it isn't likely to be used until 7nm production or even later. M1 16nm hp??? 2017? 2018? STRJ WS: March 8, 2013, WG5 Litho 16
17 STRJ WS: March 8, 2013, WG5 Litho 17
18 NAND Flash の微細化 road map Now 東芝, SanDisk 1y,1z の課題 微細化に依らない大容量 低コスト化 19nm SADP Floating Gate 構造 1y (18 15nm) SAQP? EUV? NIL? 1z (14 10nm) SAQP? EUV? NIL? セル間で電気的干渉が起きる問題は Air gapの技術で解決 ゲートに蓄積できる電子数が少なくなりすぎる問題 コストの問題 3D ( 東芝 BiCS, Samsung TCAT, Hynix SMArT) ReRAM R STRJ WS: March 8, 2013, WG5 Litho 18
19 昨年の情報 2012/7/27 Korean IT news If ASML develops the equipment without delays and Samsung Electronics and SK Hynix adopt EUV equipment according to their schedule, the era of 10 nano memory semiconductors will begin next year. EUV equipment will be applied to NAND flash and is anticipated to be adopted for DRAM in the future, said a source of the industry. In order to use EUV lithography in actual production, it should be able to treat more than 60 wafers an hour. This is a challenge that ASML has to overcome in developing EUV lithography. NXE3100 で105W 出れば 使うぞというメッセージか STRJ WS: March 8, 2013, WG5 Litho 19
20 STRJ WS: March 8, 2013, WG5 Litho 20
21 Cymer 社 EUV 光源 Road map の変遷 Now 10~30W EUVL Sympo. HVMⅠ >100W HVMⅡ HVMⅢ >200W >400W 2010 EUVL Sympo. HVMⅠ >100W HVMⅡ >250W HVMⅢ >400W HVMⅠ 105W ( NXE3100 ) 2011 HVMⅡ 250W (NXE3300B) EUVL Sympo. HVMⅢ 350W HVMⅣ 500W 2012 HVMⅠ 60W? EUVL Sympo. 80W HVMⅡ 250W 100W が出てくるはずのタイミングを で示した STRJ WS: March 8, 2013, WG5 Litho 21
22 EUV は間に合うか それともトリプルパターンニングか? 現時点のEUV 光源出力 これまでの進捗から判断すると NANDフラッシュ 16nm hp, DRAM Logic 22nm hp に用いる リソグラフィー技術は ArF 液浸 NAND : SAQP トリプルパターニング LOGIC: LELE ダブルか (Cut マスクを含む ) トリプルか 懸念点 : 工程 ( マスク ) 数の増大に対して コストへの影響 レイアウト設計が複雑になること これもコスト増の要因になる EUV は 光源出力が上がれば 11nm hp NAND, 16nm hp DRAM, Logic へ適用か 7n STRJ WS: March 8, 2013, WG5 Litho 22
23 その他のトピックス STRJ WS: March 8, 2013, WG5 Litho 23
24 短波長さらなる微細化に向けて (1) EUV 波長化波長 高 NA 化短NXE3100 NXE3300 入射角度を大きくできない MASK 倍率と Shotサイズの見直しが 13.5 nm hp/na 必要 化波長 19 NAND 11nmには 間に合わないだろう 6.7 nm hp/na Opportunity STRJ WS: March 8, 2013, WG5 Litho 24
25 さらなる微細化に向けて (2) DSA Directed Self Assembly Lithography PS PMMA(χ=0.04) では pitch 12nm hpが可能 PS PDMS (χ=0.26) では pitch 9nm hpが可能 Pitch 100nm のレジストパターン χ: 相互作用のパラメータ Pitch 25nm のDSAパターン (PS PMMA) 出典 : J. Micro/Nanolith. MEMS MOEMS 11(3), (July Sept 2012) STRJ WS: March 8, 2013, WG5 Litho 25
26 DSA(Directed Self Assembly) リソプロセスフロー ケモエピタキシー法 3 倍 Pitch 化の例 両ポリマーに対して中性な膜 Si 基板 レジストパターンスリミング グラフォエピタキシー法 Si 基板 レジストガイドパターン リンス BCP 塗布 BCPアニール選択的除去 1.5L 0 L 0 これも可能 BCP 塗布 BCP アニール 選択的除去 STRJ WS: March 8, 2013, WG5 Litho 26
27 DSA(Directed Self Assembly) リソ応用例 ケモエピタキシ - 法は ラインパターンの 3~6 倍ピッチ化への応用が期待できる 密な L 字パターンは di block copolymer に 各ホモ Polymer をブレンドすれば形成できる ( 下の写真 ) その他の形状も いろいろと検討されている グラフォエピタキシー法は ホール調整 (rectification: 縮小等 ) への応用が期待できる 多少 ガイドパターンの径がばらついていても ばらつきの小さい DSA 径が出来る可能性あり L 字パターンの例 70nm Pitch Stoykovich et.al. Science 308,1442(2005) ガイドパターン 径の縮小 DSA ガイドパターン ガイドパターン DSA STRJ WS: March 8, 2013, WG5 Litho 径とヒ ッチの縮小 27
28 DSA リソの課題 大きな課題は DSA 固有欠陥のないこと ( 転位 回位欠陥 ) 設計ルール ( 特に ライン系の倍 Pitch 化への適用時 ) 20nm どうやって切る? 12nm hp L&S での欠陥評価として ( 多めに見積もって ) < 26 個 /cm 2 という報告があり デバイスパターンライDSA にン&スペースよる(AMAT, IBM Proc. of SPIE Vol F 6(2011) 転位欠陥 STRJ WS: March 8, 2013, WG5 Litho 回位欠陥 28
29 DSA Table for 2013 ITRS ( 案 ) LSI への適用検討が始まったばかり 2018 年頃か? ホール形成への適用が最初か STRJ WS: March 8, 2013, WG5 Litho 29
30 450mm 化の対応 July.9 July.9 資 ) Aug.6 Aug.8 オランダ会議で 赤に修正した ASML 共同投資プログラムを発表 (450mm 対応装置 EUVL) Intel 社 ASML 社に総額 $4.1Bの投資 ( 研究開発費 株式投 (7 割が450mm 化向け ) TSMC 社 ASML 社に総額 $1.36Bの投資 Intel 社 ニコンに 数百億の開発費提供 Aug.27 Samsung 社 ASML 社に総額 $0.95B の投資 ASML 社には計 $6.4B(5,100 億円 ) の資金 STRJ WS: March 8, 2013, WG5 Litho 30
31 加速資金を得た結果のスケジュール 出典 :ASML 社の Home Page より 開発機 量産機 年は 空白状態 Global 450 Consortium(G450C) は 昨年にNano Imprintの装置を導入して開発を進めている NikonはArF 露光機を17 年に出荷予定 STRJ WS: March 8, 2013, WG5 Litho 31
32 まとめ EUVL 量産使用開始は 2015 年 ただし 光源パワーが目標値に近づかないと Cost effective にならない DPT が量産適用されている EUVL 導入までに MPT まで延命適用される可能性が高い Cost effective に出来るかどうかが鍵 450mm 化対応に向けて 露光機メーカにデバイスメーカーから開発資金が投入された 量産機のリリースは 2017 年から STRJ WG5 として 今後も ITRS ロードマップ策定に貢献していく STRJ WS: March 8, 2013, WG5 Litho 32
33 略語 AIMS Aerial Image Measurement System AMC Airborne Molecular Contamination ARC Anti-Reflection Coating BARC Bottom ARC TARC Top ARC CAR Chemical Amplified Resist CD Critical Dimension CDU CD Uniformity DE Double Exposure DFM Design for Manufacturing/ Design for Manufacturability DP/MP Double Patterning / Multiple Patterning DPP Discharged Produces Plasma DSA Directed-Self-Assembly DOF Depth of Focus EBDW Electron Beam Direct Writer EDA Electronic Design Automation EPL Electron Projection Lithography ESD Electro Static Discharge EUVL Extreme Ultraviolet Lithography IPL Ion Projection Lithography LDP Laser assisted Discharge Plasma LER Line Edge Roughness LPP Laser Produced Plasma LTEM Low Thermal Expansion Material LWR Line Width Roughness MEEF Mask Error Enhancement Factor (=MEF) ML2 Maskless Lithography NA Numerical Aperture NGL Next Generation Lithography NIL NanoImprint Lithography NTD Negative Tone Development OAI Off-Axis Illumination OPC Optical Proximity Corrections RBOPC Rule Base OPC MBOPC Model Base OPC PSM Phase Shifting Mask cpsm complementary PSM APSM Alternating PSM EPSM Embedded PSM Att. PSM Attenuated PSM PXL Proximity X-ray Lithography RET Resolution Enhancement Techniques SADP Self Aligned DP SAQP Self Aligned Quadruple Patterning SB Scattering Bar (same meaning as SRAF) SRAF Sub Resolution Assist Feature SFIL Step & Flash Imprint Lithography UV-NIL Ultraviolet NIL STRJ WS: March 8, 2013, WG5 Litho 33
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微細化は終わり? ー リソグラフィ技術の最新動向 ー WG5 ( リソグラフィ Working Group) 富士通セミコンダクター ( 株 ) 千々松達夫 - 内容 - WG5 の活動体制 デバイスメーカー微細化の状況 リソ微細化技術の状況 まとめ 1 WG5( リソグラフィ WG) の活動体制 -JEITA 半導体部会 / 関連会社 - 千々松達夫 / リーダー ( 富士通セミコンタ クター )
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Lithography WG 活動報告 微細化の限界に挑むリソグラフィ技術 STRJ WS 2015 年 3 月 6 日品川 : コクヨホール WG5 主査 : 上澤史且 ( ソニー ) Work in Progress - Do not publish STRJ WS: March 6, 2015, WG5 Litho 1 WG5( リソグラフィ WG) の活動体制 - JEITA 半導体部会 /
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Lithography WG 活動報告 ITRS 2015 に見る リソグラフィ技術の最新動向 STRJ WS 2016 年 3 月 4 日品川 : コクヨホール WG5 主査 : 上澤史且 ( ソニー ) Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 1 WG5( リソグラフィ WG) の活動体制 - JEITA
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リソグラフィの最新状況 WG5 ( リソグラフィ WG) ルネサスエレクトロニクス ( 株 ) 内山貴之 - 内容 - WG5( リソグラフィ WG) の活動体制 ITRS 2011 リソグラフィの概要 リソグラフィの最新状況 まとめ 1 略語 NA Numerical Aperture CD Critical Dimension CDU CD Uniformity DOF Depth of Focus
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2016 年度活動報告 リソグラフィー専門委員会 2017.05.09 高橋和弘リソグラフィー専門委員会委員長 リソグラフィ専門委員会 委員長 キヤノン ( 株 ) 高橋和弘 副委員長 ( 株 ) ニコン 奥村正彦 委員 ( 株 ) アドバンテスト 黒川正樹 ウシオ電機 ( 株 ) 笠間邦彦 ギガフォトン ( 株 ) 黒須明彦 信越石英 ( 株 ) 西村裕幸 東京エレクトロン ( 株 ) 中島英男
45nm以降に向けたリソグラフィ技術 －ArF液浸への期待とその後の展開－
1 45nm ArF WG5 WG5 2 3 2004 Update Potential Solutions ArF EUV (ML2) 4 2004 Update Potential Solutions - Potential Solutions CD (total CD control) 4nm(3s) CD "Red" 2005 Changes to coloring, footnotes,
2 76 MPU (MEF mask error factors) nm 9nmCD 14nmCD 2003 MEF 1.0(alt-PSM ) nmCD 5.5nmCD MPU OPC PSM 193nm 157nm 157nm (ROI) 193nm 157nm Ca
1 2003 2 CD 15 ITWG International technology working group[ ] ESH Environment, Safety, and Health[ ] TWG RET resolution enhancement techniques OAI off-axis illumination PSM phase shifting masks OPC optical
ｽﾗｲﾄﾞ ﾀｲﾄﾙなし
WG5: ArF NGL STRJ WS: March 5, 2004, WG5 Lithography 2 WG5 27 STRJ WS: March 5, 2004, WG5 Lithography 3 Outline 1. ITRS Lithography Roadmap 2. ArF (193nm), ArF F 2 (157nm),EUVL PEL (Leepl), EPL, ML2 Imprint,
第3節
Prolith 3.1 Post Exposure Bake PEB PC 1970 F.H.Dill [1-2] PC Aerial Image Image in Resist Latent Image before PEB Resist Profile Develop Time Contours Latent Image after PEB 1 NA PEB [3-4] NA Cr 2 3 (b)
13 EUVA EUV EUVLL (NEDO) EUV (EUVA) 10 EUVA EUV W EUV EUV LPP EUV DPP EUVA 2 Selete 26nm IMEC EUVA NEDO
13 EUVA EUV EUVLL 2002 6 (NEDO) EUV (EUVA) 10 EUVA 2002 2005 EUV 2007 2 2005 1050W EUV EUV LPP EUV DPP EUVA 2 Selete 26nm IMEC 1 2008 2010 EUVA NEDO EUVA EUV 2006 Selete EUVA 1. EUVA 436nm 365nm 1/17 KrF
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ITRS2005 DFM STRJ : () 1 ITRS STRJ ITRS2005DFM STRJ DFM ITRS: International Technology Roadmap for Semiconductors STRJ: Semiconductor Technology Roadmap committee of Japan 2 ITRS STRJ 1990 1998 2000 2005
Linda
1 2005 ArF(193 nm) CoO(Cost of Owership) CD(Critical Dimension) (Difficult Challenges) (Potential Solutions) 15 ITWG International technology working group[ ] FEP(Front End Processing) ESH Environment,
Main-Title
平成 19 年 5 月 30 日 記者説明会 次世代半導体微細加工技術が実現可能に ~ 国内 EUV リソグラフィ技術開発本格化へ解像度 26nm を達成 ~ 技術説明 第三研究部 森一朗 1 EUVL 技術開発フェーズへの認識 基礎研究 φ1 Feasibility study ASET, MIRAI1/2, EUVA, Leading PJ 基礎研究要素開発 量産を目指した基盤技術開発 MIRAI3
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/ Lithography Conventional DRC+Lithographic DRC (Metrology: SEM OPE ) CD-SEM IP CD-SEM Hot Spot 1 DRC: Design Rule Check CD-SEM: Critical Dimension-Scanning Electron Microscope Hot spot: Systematic defect:
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2001 Format for ITRS
INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS 2013 年版 リソグラフィ THE ITRS IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY COMMERCIAL CONSIDERATIONS PERTAINING TO INDIVIDUAL
第7章 WG5 リソグラフィ
第 6 章 WG5 リソグラフィ 6-1 はじめに 2008 年度 WG5( リソグラフィ WG) では ITRS2008update 版の作成に向けて 技術世代に対応した解決策候補 (Potential Solutions) の技術調査 各種テーブルの見直し クロスカット活動などを行うとともに 2009 版の作成指針を絞り込んだ Lithography itwg は SEMATECH から出ているリーダーの下
設計現場からの課題抽出と提言 なぜ開発は遅れるか？その解決策は？
Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 1 WG1: NEC STARC STARC Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 2 WG1 ITRS Design System Drivers SoC EDA Work in Progress
フォトポリマー懇話会
半導体向け EUV リソグラフィの現状と展望 株式会社東芝セミコンダクター & ストレージ社半導体研究開発センターリソグラフィプロセス技術開発部内山貴之 2015 Toshiba Corporation 内容 1. はじめに デバイスのスケーリングとリソグラフィ技術 次世代リソグラフィ技術の現状と課題 2. EUV リソグラフィの概要 EUV リソグラフィの課題 高 NA-EUV リソグラフィ 3.
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SoC -SWG ATE -SWG 2004 2005 1 SEAJ 2 VLSI 3 How can we improve manageability of the divergence between validation and manufacturing equipment? What is the cost and capability optimal SOC test approach?
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< コマツ IR-DAY 2017 事業説明会 > ギガフォトンについて 2017 年 9 15 ギガフォトン取締役常務執 役員榎波 雄 DOC#: GPD Copyright Gigaphoton Inc.
< コマツ IR-DAY 2017 事業説明会 > ギガフォトンについて 2017 年 9 15 ギガフォトン取締役常務執 役員榎波 雄 Copyright Gigaphoton Inc. ギガフォトンの事業概要 2 半導体露光 光源ビジネス 液晶アニール 光源ビジネス 本体販売先 部品販売先 ASML, Nikon, Canon Intel, Toshiba, Samsung, TSMC など半導体メーカ
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INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS 2011 年版 リソグラフィ THE ITRS IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY COMMERCIAL CONSIDERATIONS PERTAINING TO INDIVIDUAL
テストコスト抑制のための技術課題－DFTとATEの観点から
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藤村氏(論文1).indd
Nano-pattern profile control technology using reactive ion etching Megumi Fujimura, Yasuo Hosoda, Masahiro Katsumura, Masaki Kobayashi, Hiroaki Kitahara Kazunobu Hashimoto, Osamu Kasono, Tetsuya Iida,
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1 Litho 計測の現状と課題 ( 計測 WG) & 故障解析 SWG 活動状況報告 2 Litho 計測の現状と課題 ( 計測 WG) メンバー 河村栄一 ( 富士通マイクロエレクトロニクス ) 山崎裕一郎 ( 東芝 ) 上澤史且 (SONY) 清水澄人 ( パナソニック ) 横田和樹 (NECEL) 市川昌和 ( 東京大学 ) 水野文夫 ( 明星大学 ) 小島勇夫 ( 産総研 ) 池野昌彦 (
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1-1 1.CMOS 技術の最前線 国際半導体技術ロードマップから見た CMOS 技術動向 Trends in CMOS Technology Based on ITRS 2011 Edition 石内秀美 ITRS( 国際半導体技術ロードマップ ) は, 世界 5 極 ( 欧州, 日本, 韓国, 台湾, 米国 ) の半導体工業会 (ESIA,JEI- TA,KSIA,TSIA,SIA) がスポンサーとなって,
Original (English version) Copyright 2001 Semiconductor Industry Association All rights reserved ITRS 2706 Montopolis Drive Austin, Texas
INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS 2001 EDITION EECA, European Electronic Component Manufacturers Association () JEITA, Japan Electronics and Information Technology Industries Association
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<4D F736F F D C82532D E8B5A95F18CB48D655F5F8E878A4F90FC C2E646F63>
技術紹介 6. イオンビームスパッタリング法によるエキシマレーザ光学系用フッ化物薄膜の開発 Development of fluoride coatings by Ion Beam Sputtering Method for Excimer Lasers Toshiya Yoshida Keiji Nishimoto Kazuyuki Etoh Keywords: Ion beam sputtering
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