Microsoft PowerPoint - SSCS(kansai)技術セミナー(谷口).ppt

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たいちいなおか
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1 先端 MO アナログ集積回路の課題と今後の展開 Ⅰ.MOFE を用いた増幅回路 MO による回路実現を前提として. 大阪大学谷口研二概要 Ⅰ.MOFE を用いた増幅回路 Ⅱ. 高速アナログ回路設計のポイント Ⅲ.MO アナログ回路のレイアウト. MOFEの基本構造. MO 素子を用いた増幅回路 3. 増幅回路の周波数特性 4. 半導体ロードマップと新構造デバイス常に MOFE 構造を意識しながら.. MO アナログ回路の電源電圧の推移.MOFE の基本構造 0 V ennard: 比例縮小原理側壁酸化膜 ( ゲート電極 ) 多結晶シリコン低濃度不純物層電源電圧 (V) 3 3.3V.5V.8V 5V 素子間分離酸化膜ソース高濃度不純物層ドレイン西暦 ( 年 ) 000 p 型シリコン基板

2 金属膜シリサイド p 型シリコン基板 p 型シリコン基板 Al/u/i Al/u/i 出力抵抗 r o と相互コンダクタンス ( アナログ回路にとって重要なつのパラメータ ) io W-plu io β ( V V ) ( + λv ) p 型シリコン基板ドレイン電流 V ドレイン電圧 V d ro dv d dv λ β ポイント : バイアス電流の関数

3 MOFE の寄生容量 (MOFE の詳細な小信号モデル ) いろいろな場所に寄生容量がある --- 高速動作の鍵 --- の大きな素子を用いる負荷容量 out を低減する ωu out チャネル幅 W の大きな素子のレイアウト W μ L W を大きく L を大きくソースドレイン? 消費電力と高速性とのトレードオフ G W L p 型基板すべての容量は電位に依存する s r o s out チャネル幅 W の大きな素子ドレイン面積が大 W L MOFE のデバイスパラメータまとめると. W 4 d, dsub r o 高速応答性増幅利得 ω u A ro ドレイン領域を共通化して容量を下げる目安 ( 最先端技術 ) ドレイン容量が半分回路の性能を上げる d s dsub s ソース p 型基板ドレイン dsub

4 MOFE の微細化素子が小さくなると. ドリフト速度の飽和オームの法則適用領域素子の微細化によって, r o, はどのように変化するのかドリフト速度 (c/sec) 印加電界 (V/c) 速度飽和領域素子内の平均電界.5V 5 0 V / c 0.5 μ 短チャネルMOFE sat Wμo ( V L[ + θ ( V V ) V )] より一般的な式ドレイン電流ゲート電圧に対してほぼ等間隔ドレイン電圧 V 長チャネルMOFE sat W μo L ( V V ) ドレイン電流 (V G -V ) に比例して増加する長チャネルMOFE sat W μo L ( V V ) ドレイン電流 (V G -V ) に比例して増加するドレイン電圧 V ドレイン電圧 V

5 のゲート電圧依存性電気的特性のまとめ V L 小 W W L s 速度飽和領域 ( V V ) ( 一定 : 最大値 ) 長チャネル MOFE d ro dv d dv λ β 短チャネル MOFE d ro dv d dv λ W s n0.8~0.5 n 一定一定 V L 大 V 微細 MOFE のはほぼ一定 ω u に依存する ω u 微細化が鍵に依存しない MOFE の非平衡輸送現象 MOFE の非平衡輸送究極の高速回路を設計を行う際に考慮すべきポイント NQ(Non-Quasi-tatic) 効果効果 V 分布定数回路ソース電流電流ドレイン電流 V 印加時間応答の時間遅れがある ie

6 MOFE の非平衡輸送 NQ(Non-Quasi-tatic) 効果のまとめ τ* 簡易モデル Quasi tatic 低周波信号 q s s s R NQ s Non-Quasi tatic 高周波信号 ( ω に近いオーダー ) s に応じたチャネルが形成される V 印加 R NQ s q が s に追随しない i d がすぐに流れない ( キャリア走行時間 ) キャリア走行時間 τ* ie i d が s に追随しない ( 信号遅延 ) 半導体ロードマップゲート長 n EO n ゲート空乏 n ゲートリーク A/c オフリーク pa/u 移動度増大飽和速度増大相対性能基準 003 年 Hih k メタルゲート歪シリコン F-O テクノロジーブースター (echnoloy Booster) MOFE の改良 ( 手軽版 ) 多結晶シリコンゲート金属ゲート ( 低抵抗 ) 基板 (007 年頃までに.) 遅延時間の短縮ゲート酸化膜高誘電膜 ( up) シリコン基板歪 i 基板 ( up ) μ o 反転電子数の増加反転電子移動度の増加

7 なぜ金属ゲート? なぜ金属ゲート? 多結晶シリコン膜実効ゲート膜厚の減少高濃度ドーピングが必要ゲート空乏化 (0.3~0.6n) 多結晶シリコン膜余分金属ゲート膜 in, an, NiGe, HfN, Nii など反転電子の量子化 (0.4n) 反転電子の量子化 EO (Effectie ide thickness) n. デュアルメタル. シングルメタル 3. シリサイド P-MO,n-MO 多結晶シリコン膜なぜ高誘電膜? 実効ゲート膜厚の減少ゲートリーク電流の減少 (~/500) n + poly i a an ain Ec n-mofe 高誘電膜材料 HfiON, HfO, HfAlO x, Al O 3 など in W an p + poly i p-mofe Mo E

8 高誘電膜材料 HfiON, HfO, HfAlO x, Al O 3 など高誘電膜の問題点軸圧縮応力 l ひずみの印加方法 G 軸引っ張り応力 l 問題点. 移動度の低下 (50%~95%). Boron の突き抜け (V 堆積膜 ) 3. 微量酸素雰囲気中の熱処理で低誘電率層が Hih-k/i 界面に形成される 4. 高温熱処理が困難 ( アモルファス結晶 ) 5. フェルミレベルピニング ( しきい値が高め ) 金属ゲート材料ソース ige l 0 ( 不変 ) l ドレイン i ige チャネル方向 0 i l l l 防止策 : バリア層 (i 3 N 4, Al O 3 ) の使用 l i 原子 Ge 原子 ige l l ひずみ i i 膜 (trained i) i 結晶構造格子間隔ひずみi これが小さくできる低電圧動作可能線形特性領域に差がみられるソース ige 層ドレイン飽和ドレイン電圧が低下 P 型基板 i Ge ドレイン電流 ige 電子や正孔の移動度が大きい電気が流れ易いドレイン電圧 V P 型基板

9 プロセス技術者と回路技術者と間の誤解高ストレス膜なぜ歪シリコン膜? に関する見解の差プロセス屋ひずみ i-mo は電流駆動力がとても大きい多結晶シリコン膜 i/ge ドレイン電流飽和特性領域ではほとんど差がないしきい値が同じならドレイン電圧 V 回路を試作したがそんな結果にならなかった Ge, i/ge など基板材料の変更欠陥密度不純物原子の異常拡散問題点特性のばらつき ( 製造歩留まり ) 反転電子の飽和速度は? ( 移動度は大だが飽和速度はほとんど変わらない?) 将来の新構造デバイス O-MOFE の作り方 ilicon on insulator 水素イオン注入層酸化膜. O MOFE. ソースドレイン領域を工夫したデバイス 3. マルチゲート構造 i 酸化膜 i ウエハ貼り合せ埋め込み酸化膜 i artcut 熱処理ウエハ枚

10 n-mofe O-MOFE の占有面積は小さい () ( 素子間分離が容易 ) シリサイド p-mofe O-MOFE の占有面積は小さい () ( ウエルが不要 ) p 型基板トレンチ分離 n- ウエルウエル出力 i 基板マスク枚数減 Latch-up free 埋め込み酸化膜シリコン基板 O 膜領域 O 基板 V 入力 V O 高密度化が可能 O-MOFE の電流駆動力 O-MOFE はドレイン容量が小さい (( 高速動作に適している )) 埋め込み酸化膜 O-MOFE 埋め込み酸化膜バルク MOFE O-MOFE 0 V ドレイン容量 Bulk ε i > di O ε t io バルク MOFE

11 Ⅱ. 高速アナログ集積回路設計のポイント.MO 素子のマッチング. 素子のマッチング ( 入力差動対 ). オペアンプの最大 GBW について 3.PRR(Power upply Rejection Ratio) カレントミラー回路 β ( V V ) 差動入力対. 素子特性のミスマッチの要因系統的に特性がばらつくランダムな統計的ばらつき. ミスマッチを軽減する方法 i 結晶をこの方向から見たとき 7 オフ方向

12 イオン注入工程 :: ミスマッチレイアウトのポイント電流の方向と対称線を並行にする不可が異なる不可斜めイオン注入 (7 off) 斜め / イオン注入により G が大きく異なるゲート電極可 β ( V V ) W β μ L Δβ Aβ β LW t ΔV AV LW ランダムな統計的ばらつきパターン寸法 t A β A V % μ V 不純物原子数のゆらぎが原因移動度 μ のばらつきが最大原因 K.R.Lakslkuar, R.A.Hadaway, and M.A.opeland, haracterization and Modelin of Misatch in MO transistors for Precision Analo esin, EEE Journal of olid tate ircuits, -, 057 (986). M.J.M.Pelro, A..J.uinaijer, and A.P.G.Welbers, Matchin Properties of MO transistors, EEE Journal of oilid-tate ircuits, -4, 433 (989), μ β 値ばらつきの微視的な原因 ( もちろんリソグラフィによるパターンのばらつきもあるが ) 界面準位 f 酸素原子シリコン原子 ( ランダムに発生 ) 雑音の原因 io i ソース酸化膜拡大図ドレイン P 型基板

13 MOFE 対の精度しきい値ばらつきのゲート面積依存性 G 基板 G 差動入力対電流ミラー回路 (MOFE 対のマッチング ) [V] ゲート電極をはずしてみると. LW[ μ ] しきい値ばらつきの標準偏差 Δ V A V t LW L LW を大きくすると ΔV は小さくなるしきい値のばらつき統計的な不純物原子数のゆらぎ入力オフセット電圧を小さくするには ΔV ΔQ depl A V t LW 入力差動対面積 (LW) が一定の下基板 ΔV A V V L W 0.5μ, 0V 5n.Mizuno, J.Okaura and A.oriui, Experiental study o f threshold oltae fluctuation due to statistical ariation of channel dopant nuber in MOFEs, EEE rans. On Electron eices, E-4, 6 (994) t V V ΔV A A V V V t LW

14 オフセット電圧の低減法 M, M に同一電流が流れる条件 β β ( V V ) ( V V ) V M M V カレントミラー回路の電流ミスマッチの低減法しきい値 V と β 値の双方が影響する β Δ ( V V ) ΔV 4 V V Δβ + β ΔV ost ( V V ) ΔV ( V V ) Δβ β Δ しきい値 V のばらつきゲート面積 LW を大きくする ΔV が小さくなる W/L を大きくする V -V が小さくなる 0 V V (V) β のばらつき 3 4 電流ミスマッチを小さくするには () 面積 (LW) が一定の下カレントミラー回路の配置法 () 不可可 ref 回避策 Δ Δ Δ R R 0 V しきい値 V のばらつきこの辺りを使う V (V) β のばらつき 3 4 W β μ L Lを大きく Wを小さくするオーバードライブ電圧大きくする R

15 電圧分配カレントミラー回路の配置法 () 近距離. オペアンプの最大 GBW について ecouplin キャパシタ ( 高周波回路では必須 ) 与えられた echnoloy の下で. 最高速オペアンプを実現するには電流分配長距離 MOFE の遮断周波数 ( ω π ) f V A 出力ポール (p ) ミラーポール (p ) i out i in d output A 点の容量 + + s d dsub i i i in out in in ω s j ( s d ) in ( jω d ) in i ω + i out s + d.3 s in Q d s r o 一般に. 0.3 i out V in dsub s V in p.5 s + d + dsub.3ωp d s dsub s 0.75 ωp.4

16 V V A p output V GBW ax p p ωp.4 ω 5 注意 : GBW はカレントミラー MOFE できまる p p チャネル MOFE のミラーポールを回避する A s p 一つ分少ない A.3ω. p A o 0 開ループ利得帯域 p -0dB/dec 周波数 GBWax GHz(π ) Qωp π 5GHz p p ω A GBWax 3 位相余裕を考えると. 利得帯域幅 (GBW) p GBW GBWax.7GHz Qω π GHz p 5 p p チャネル MOFE をバイパスさらに大きな GBW を得るには. ( 信号経路にカレントミラーを避ける ) R R p B ωn.4 GBW ax p B ω 5 n output output B GBW Qω 3GHz ax n π 5 GHz V M V M

17 4.PRR(Power upply Rejection Ratio) を確保するには一般的な全差動オペアンプ高周波領域では寄生容量が問題雑音の重畳 V PRR (Power upply Rejection Ratio) チップ + V out V + V in MFB M V in 高速動作消費電力大 PRR が悪い V out out out ecouplin capacitor 高速アナログ回路では必須 V in 高速アナログ回路 out M3 安定動作 : 出力段の電流大. 3 Non pole Unity ain freq. out ds 準備運動 ds 準備運動 ds ds r o 視点 ds r o s 0 視点 r o // r 0 // r 0 r o

18 V カレントミラー回路 V カレントミラー回路 bias r o i out r o dsub i out 低周波 i out ro + r o V r o r o 対策 : 出力抵抗を大きくして電源電圧変動の影響を抑制する V 高周波帯域で使用する際意図的に大きなを付加する大きなゲート面積の MOFE i out dsub + 高周波 dsub dsub >> dsub 差動アンプ V M4 高周波 V M M4 i out 低周波 i out r o + r o4 M dsub dsub4 i out j ( dsub4 dsub ) i out 対策 : 出力抵抗を大きくして電源電圧変動の影響を抑制する対策 : ドレイン容量を小さくして電源電圧変動の影響を抑制する

19 出力段を接続すると電流バッファを挿入高周波領域では. V 固定 out V 電流バッファ dsub s out out s dsub dsub L V 位相補償用キャパシタ高周波領域ではは短絡と同じ out out 位相補償用キャパシタ全差動構成だと. Ⅲ. 高速アナログ集積回路のレイアウト V MFB + out + V in M V in out. 磁場結合による雑音. 基板抵抗結合による雑音 L L M3 MRR PRR 3 p L ω u

20 磁場結合による雑音インダクタンスインダクタンス (L) (L) の物理的意味を理解する電磁誘導とは自然の摂理 : 磁場は現状維持するように振舞う電流原因結果 V H rot E μ ループ面積に比例 t 磁場磁場 rot H J d V M dt 相互インダクタンス電磁誘導 (L) による雑音電流を流すと. 配線の周囲に磁場を撒き散らす直線配線でも発生する磁束 (t) 信号線磁場 : 変化しないように振舞う LK V ( t) M d( t) dt 電流, 電圧 V (t) (t) 時間 (t)

21 逆方向電流によるインダクタンスの低減効果逆方向電流によるインダクタンス逆方向電流 : 周囲に磁場を撒き散らさない. 電磁誘導を抑えるには基板抵抗結合による雑音ディジタル回路部磁場のばら撒きを抑えて磁場変動に対する感受性を小さくする電流経路信号の伝達誘電体? 信号ライン (+) 信号ライン (-) 抵抗体? シリコン基板 V V ループ面積アナログ回路部 LK 電源線と接地線は一緒に配線する ( ループ面積を小さくする ) 差動信号線は隣接させる ( ループ面積を小さくする ) ε l l l R ρ 電磁誘導を軽減

22 ε l ω > R ρε 雑音源基板 ( 経由 ) 雑音について l R ρ ω < R ρε ρ (Ωc) (GHz) f t f t 以下の周波数ではシリコン基板 : 抵抗体アナログ回路ブロック電流電位変動を誘起 V n- ウエル雑音経路の遮断方法 (( ガードリング )) ガードリングの配置雑音源 V ディジタル部 p + アナログ部アナログ回路ブロック V このやり方では不十分 n-i 電流ガードリング ( 基板と同じ導電型でおこなう ) 基板電位は固定 n- ウエルディジタル部同電導型の拡散層を用いる n + アナログ部 n-i

23 基板ノイズの抑制ディジタル部 ( 高周波低インピーダンス ) p + アナログ部雑音源 ( バケツからの水 ) ドレイン ( 電位変動大 ) LK V V V LPF n-i N-well ディジタル部同電導型の拡散層を用いる n + 低抵抗アナログ部 n-i 排水溝効果 ( 基板ノイズ除去効果あり ) P-sub. 空乏層 ( 容量 ) ウエル構造の基板ノイズの除去効果 V HPF お疲れ様でした R N-well P-sub. 空乏層 ( 容量 ) 浮島現象ウエル内の回路の帯域制限が重要 ω > の雑音に対しては効果なし R

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