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1 アナログ RF CMOS 集積回路技術の 現状と今後の動向 -- ADC などのベースバンド回路を中心に -- 松澤昭 東京工業大学大学院理工学研究科

2 内容 60GHz ミリ波通信用 ADC 補間パイプライン型 ADCの提案と開発 ビット SAR ADCの開発 SAR ADCの開発課題 アナログ ADC 開発の今後

3 60GHz ミリ波通信用 ADC

4 従来のミリ波システム 年には GaAs 技術を用いて 60GHz のモデュールが完成していた しかしながら, 更なるコストダウンが必要だった他, ベースバンドチップが無く, データ伝送速度は 50Mbps 程度であった 単体デバイスがいくら高速でも, ベースバンド信号処理技術が伴わないとだめ 送信モジュール 受信モジュール Mix AMP - db 8 db BPF - db AMP 8 db ANT 5 ANT dbi f RF : GHz ANT 5 dbi AMP 8 db BPF - db AMP Mix 8 db - db IF f IFin : GHz P IFin : -5 dbm GHz 6 dbm x GHz dbm OSC 8 dbm -50 dbm F : 9 db GHz dbm OSC 6dBm GHz x IF f IFout : GHz P IFout : -7 dbm VGG.0 V VDD Vcont. 3.0 V.0~3.0 V (30 ma) (35 ma) Vcont V (35 ma) VDD VGG 3.0 V.0 V (00 ma) 03/3/

5 チップ写真 4 RF チップとベースバンドチップの VGA, ADC, DAC 回路を開発 K. Okada and A. Matsuzawa, et al., ISSCC 0. 03/3/ 65nm CMOS 40nm CMOS

6 60GHz 帯用ベースバンド SoC 5 ベースバンドチップはADC, DAC, VGA, とPLLが集積されおり, 40nmCMOSで試作した (Sonyとの共同開発) BW=GHz, 5b, 3GSps, RX: 300mW, TX: 0mW Flash ADC mw/ch, 0.03mm 当研究室が開発

7 フラッシュ ADC 6 フラッシュ型 ADC は分解能が 5~7 ビットで GHz を超える用途では未だ最適な変換方式である 実効的分解能 (ENOB) は比較器のミスマッチ電圧で決まる V RT V in Flash ADC Comps. ENOB log Voff ( ) Vq 6bit : V off <3mV Encoder D out ENOB [bit] V RB 03/3/

8 ダイナミック比較器 7 貫通電流が流れず, 高速 (4GHz 程度までは動作可能 ) かつ低電力なダイナミック型比較器を提案 定常電流が流れず低電力 容量によりオフセット電圧の補償が可能 (mv 程度は可能 ) でかつ低ノイズ CLK Dynamic amplifier Latch Mismatch Comp. Nb Na Nb Na C L C L N3b V DD N N N3a V DD V in+ I D I D V in- For CAL M M N3a Output N3b GND 03/3/ 90nm CMOS M. Miyahara and A. Matsuzawa, et al., A- SSCC, Nov Y. Asada, and A. Matsuzawa, et al., A-SSCC, Nov. 009.

9 低消費電力化 8 5~6 ビット ADC の面積と FoM( 変換エネルギー ) は正比例する低電力 ADC の実現には小面積化が不可欠 FoM (pj/conv.step) b, Flash 5b, Flash 6b, SAR(b) 5b, Flash 6b, Flash 6b, Flash 6b, Flash 6b, Subrange 5b, b Fold and Flash 6b, Flash 6b, Flash 5b, Flash Our developed FoM Pd f E c c ENOB N ENOB 03/3/ Area (mm )

10 低電力 高精度比較器の設計 9 トランジスタサイズを減少させて消費エネルギーを下げ, ミスマッチ電圧の増大はデジタルミスマッチ補償技術により抑制して高精度化する Offset mismatch (mv) mV 0 ミスマッチ補償 E c =50fJ Transistor size (um ) オフセット消費電力 E c (fj) V o ffset( σ ) LW E E c 設計例 6bit ADC: V off <3mV E C <50fJ0.um V off =0mV Needs mismatch compensation 0mV 3mV C c c Voffset LW σ 03/3/

11 ダイナミック型比較器のオフセット電圧補償 0 動作電流か負荷容量を変えてスルーレートを制御することでオフセット電圧補償が可能になる 初段のダイナミックアンプの等価回路 V i g m V i I D V L C L V DD ΔV i V eff V DD ΔC CL L ΔI I V D eff D V GS V T t d CLK Dynamic amplifier Latch V DD V L V in+ V L V L C L C L I D I D V in- For CAL M M V DD / Output t d time M. Miyahara and A. Matsuzawa, et al., A-SSCC, Nov /3/

12 オフセット補償結果 3.7 mv のオフセット電圧を.7mV に低減した Measured result V offset Voffset V offset 03/3/

13 60GHz トランシーバ用フラッシュ ADC M. Miyahara and A. Matsuzawa, et al., RFIC 0. Normalized Power [db] Fin = 00 MHz VGA Gain = db Frequency [MHz] *single channel inc. S/P *

14 ADC 性能の比較 3 60GHz トランシーバ用として世界最小レベルの消費電力とコア面積を達成 Architecture Cal. fs [GS/s] SNDR [db] Power [mw] FoM [fj/-c.s.] Process [nm] Area [mm ] [] Flash [] SAR Internal [3] Folding Internal [4] Pipeline, Folding External [5] Flash Internal This work Flash Internal [] K. Deguchi, et al., VLSI Circuits 007 [] E. Alpman, et al., ISSCC 009 [3] Y. Nakajima, et al., VLSI Circuits 007 [4] B. Verbruggen, et al., ISSCC 00 [5] T. Ito, et al., A-SSCC 00 3

15 4 補間パイプライン型 ADC の提案と開発 固定ポイントミリ波通信機器用

16 高速信号伝送と ADC 性能 5 伝送回路のデータレートは ADC の分解能 N と変換周波数 f s の積に比例する D N rate f s N: 分解能 f s : 標本化周波数 ノイズが ADC の量子化ノイズで決まると仮定した場合 シャノンの定理 C BW log ADC の BW と SNR BW したがって f s C Nf s P P S N P S N P N ADC.5 f s : 標本化周波数 N: 分解能 BER 多値変調の実現には高い SNR が必要 QPSK 6QAM 64QAM 56QAM 0 5 6) SNR (db)

17 実際例 : 38GHz Gbps 固定無線 6 38GHz Gbps 固定無線システムを共同開発した Compatible with Gbit Ethernet Hole system is integrated with planar antenna 日本無線との共同開発 Gigabit Ethernet Transceiver Baseband SoC LPF BPF LNA BPF RX ANT RJ-45 Surge Protector PoE Interface LPF LPF PA BPF TX ANT Ethernet Cable RJ-45 Surge Protector PoE Interface RJ-45 03/3/

18 Mixed signal BB SoC アナログ デジタル混載ベースバンド SoC を開発した 64QAM (Gbps) を用い信号帯域は 60MHz. 7 Base band SoC 研究室で開発した ADC & DAC 90nm CMOS 40M Transistors

19 ADC 性能とビット誤り率 8 BER 64QAM で十分低いビット誤り率を達成するためには有効分解能の高い ADC が不可欠有効分解能が 8 ビット以上になって初めて BER が目標を満たした.E-0.E-03.E-04.E-05.E-06.E-07.E-08.E-09.E-0.E-.E-.E-3.E-4 C/N vs 64QAM_BER on B-B pair ENOB= ENOB= ENOB= C/N [db] ENOB: ADC の有効分解能 64QAM BW=60MHz

20 微細化による利得低下とADCへの影響 9 微細化とともにV A が低下し, 十分な利得が実現困難になった また, 低電圧化に伴う振幅低下が深刻になってきた Pipelined ADC In DAC Sub-ADC Out Op-Amp x, 8x, ADC V s V DD =.0V Op-Amp 利得低下による誤差の発生 -30 V DD V eff G ( LSB ) 3 G 6N 0 ( db ) N N:Resolution V s =(V DD -V eff ) -40 In Out V s V eff =V GS -V T VOUT / mv dB gain -80 V eff Time/uSecs usecs/div

21 補間パイプライン型 ADC の提案 0 補間技術を用いることで, 正確な絶対利得は不要になり, 相対利得さえ確保できれば高精度変換を実現できる このため高速オープンループ型増幅器も使用可能になった V in -V R, n V oa V xa V oa V xa Vxa 3V oa Vob 4 V xb Vxa V oa V 4 ob V R, n V R, n+ Signal range V ob V in V in -V R, n+ V ob V xb V x m n mv oa nv ob 利得は4 程度でもかまわない M. Miyahara, A. Matsuzawa, VLSI-CS, 0. J. Mulder, et al., ISSCC, 0.

22 オープンループ型増幅器 利得 4 程度のオープンループ型増幅器を使用した 直線性は確保する必要がある 最近は ビット分解能に対応した低電力 高線形増幅器を開発した G= 4 Gain mismatch <.%(3)

23 重み付け容量による補間回路 重み付け容量による補間回路は, 補間機能だけでなく, サンプルホールドや増幅器のオフセット電圧キャンセルも実現できる V x m m n G a n m n V V G V V in ra b in V V oa ob V ' V ' oa ob rb G G a b G G a b V V in in V V V V ra rb off_a off_b V V off_a off_b M = m+n V ob mc nc mc nc V oa Sampling phase V ob mc nc mc nc V oa V x Interpolation phase

24 性能比較 OPアンプやリニアリティ補正を用いなくても0bit 30Mspsのパイプライン型 ADCが実現できた This Work [] [6] [7] Resolution (bit) F sample (MS/s) V DD (V) Power (mw) ENOB peak (bit) FoM Fs / FoM ERBW (pj/c.-s) 0.35 / /0.44 Technology (nm) Active Area (mm ) Amplifier type Open Closed Closed Closed Linearity Compensation No Yes No Yes [] A. Verma and B. Razavi, IEEE J. Solid-State Circuits, vol. 44, Nov., 009. [6] S. Lee, Y. Jeon, K. Kim, J. Kwon, J. Kim, J. Moon, and W. Lee, ISSCC, 007. [7] H. Chen, W. Shen, W. Cheng, and H. Chen, A-SSCC, M. Miyahara, A. Matsuzawa, VLSI-CS, 0.

25 直線性の向上 4 はじめは 0 ビット精度も難しかったが, 最近は ビット精度も可能となった.5 bit, 40MSps DNL<.0 LSB DNL [LSB] CODE

26 5 ビット SAR ADC の開発 汎用 ADC の開発とスケーラブル ADC への展開

27 V o- 低エネルギー ADC 設計の基本コンセプト CML 論理回路通常の増幅器 CL R L R L C L Vo+ V i+ V i- I s CMOS 論理回路のような ADC の実現 高速動作でも低速動作でも回路は同じ 消費電力が与えられた変換クロック周波数に自動的に比例する クロックが止まったら電源電流は流れない V DD f P f togle d togle V V I DD I s C DD L s V i P C V d DD L CMOS 論理回路. R O C L V DD V o f P togle d E f d togle fe T d C r L V R C o fc DD L L V 6 R C o DD L 動作速度を上げるためには消費電流を増やさなければならない 動作速度を上げても消費エネルギーは増えない

28 SAR ADC 7 SAR ADC は容量 DAC とダイナミック型比較器, セルフクロック回路を用いることで CMOS 論理回路のような ADC を実現できる またオペアンプを用いていないので信号振幅を高くすることが可能で, 低電圧動作にも対応できる C C 4 容量 DAC C 8 C 6 C 6 S S S 3 S 4 S 5 S 比較器 倫理回路 S 0 スイッチ Vref Vin E CV ref V in 標本化機能 C N A Q CV in V ref DAC 減算機能 N A C V x V C x V sig 0 α V ref

29 セルフクロッキング技術 8 従来の N ビット SAR ADC では変換周波数 f s の N 倍以上の動作周波数が必要で, 使用を困難にしていた ( 例えば N=bit, f s =80MHz では.GHz 程度のクロックが必要 ) しかしながらダイナミック型比較器では出力状態により比較動作の終了が判定できるので, 外部クロックが不要となり, 変換を開始するコマンドだけで動作するようになった 比較器の出力波形 セルフクロッキング回路 b 比較期間 比較終了 変換コマンド

30 高精度化 :CDAC の構成 9 CDAC はスプリット容量を使用して容量値を極小にし, フローティング容量補償容量ミスマッチ補償回路を設けたが, これによる面積増加は殆どない Capacitance mismatch CAL Floating capacitance CAL Sprit capacitor Comparator INL [LSB] INL [LSB] Capacitance mismatch CAL Before 修正前 修正後 After OUTPUT CODE bit INL[LSB] 補正後 After 補正前 Before Main CDAC Floating capacitor CAL OUTPUT CODE bit SAR

31 90nm CMOS による設計試作 30 90nm CMOS を用いて設計 試作を行った TSMC 90nm CMOS bit, 60MHz, 3mW が目標 0.3mm

32 評価結果 : リニアリティ 3 bit bit DNL INL_FIT デジタル容量ミスマッチ補正回路に不具合 容量のミスマッチ ( 位置依存 ) が原因で -3 LSB 程度の大きなリニアリティエラーが出ている 65nm では補償回路の見直し, レイアウトの最適化でかなり低減できる見通し

33 b SAR ADC の評価結果 3.V で 60MHz,.0V で 50MHz で動作し,60dB の SNDR が得られた 消費電力は変換周波数に比例し,V dd を下げると大幅な消費電力低減 リーク電流 : 0uA V DD =.V 0uA V DD =.0V SNDR vs. f s P d vs. f s db 程度までは向上可能 5 リーク電流は対策可能 SNDR (db) V DD =.0V V DD =.V Power dissipation (mw) 4 3 V DD =.V V DD =.0V Sampling freq. (MHz) Sampling freq. (MHz)

34 33 SAR ADC の開発課題

35 MIM 容量の限界と MOM 容量 34 MOM 容量は MIM 容量と違い微細化により容量密度が増加する したがって, 微細化プロセスを用いることで占有面積が小さくなり, 距離が短縮されるので, 高速化, 低電力化を図ることができる MOM 容量により微細化とともに容量部の面積縮小が可能である 3 MOM capacitor Density (ff/um ) MIM 容量 MOM 容量 Design rule (nm)

36 MOM 容量の精度飽和の要因 35 MOM 容量は面積を増加させても精度が飽和するが, その大きな要因は容量の位置依存が強いことである 500um で % 程度の容量傾斜がある 設計ではこの点を考慮したレイアウトや誤差補正技術が不可欠 容量値 [ff] このようにビットを固めたレイアウトでは容量値の位置依存による INL 劣化が大きい MOM_A3 ff (.%).75%/mm 一つ目の容量からの距離 [μm]

37 比較時のノイズ 36 比較時のノイズは CDAC 容量 (= サンプリング容量 ) ではなく, 寄生容量で決まることになってしまう 寄生容量が小さいと大きなノイズが発生 CDAC 容量 C s 寄生容量 比較器 V REF 参照電圧 4kTR ON Hz R ON C s C s Cs C p C p C p H( s) C C v p n p s s, on p R C kt p R on p Cs Cs C p kt C C p p

38 過渡ノイズ解析結果 もしも寄生容量がゼロだと, ノイズ帯域を上げると大きなノイズを発生する 寄生容量があるとその値で決まる 37 C p =0 Fmax=THz,RMS=3.3mV Fmax=00THz, RMS=3.8mV C p =0fF Fmax=THz, RMS=0.95mV Fmax=0THz, RMS=0.88mV

39 参照電圧 入力信号端周りの影響 38 参照電圧周辺や入力信号端のインピーダンス特性が変換特性に影響を与える 最もタフな課題であろう SAR ADC はこんな特性が観測される DNL [LSB] Fin=MHz DNL [LSB] Fin=5MHz OUTPUT CODE OUTPUT CODE 参照電圧 内部抵抗 実装系のインダクタ LSI 内部のインダクタ スイッチ抵抗 CDAC デカップリング容量 C s 比較器へ C s 参照電圧周辺の等価回路

40 参照電圧回路のインピーダンスの影響 参照電圧回路のインピーダンスが高く, 周波数特性を持つ場合は ADCの直線性が大きく劣化する 開発の失敗例 k 400 インピーダンス特性 VREFP R b L b C d ADC REFP I-pos / V VREFN R b L b C d REFN 00m 0M 0M 50M 00M 00M 500M G Frequency / Hertz INL [LSB] MS/s, 375Hz ランプ波入力 bit ADC OUTPUT CODE INL [LSB] MS/s, 3.75kHz ランプ波入力 bit ADC OUTPUT CODE

41 40 ADC アナログ回路開発の今後

42 アナログフロントエンド 4 SAR ADC と FB_GM セルでたいていのアナログフロントエンドは合成可能 ) センサーシステム FB_GM セル チョッパー チョッパー SAR ADC センサー 低雑音増幅器 +VGA フィルタ ADC デジタルフィルタ アナログマルチプレクサが必要な場合もある ) 受信システムミキサー FB_GM セル SAR ADC 低雑音増幅器 +VGA I-V 変換器 +Filter VGA フィルタ ADC デジタルフィルタ 周波数シンセ SAR ADC DAC で実現可能 FB_GM セルで合成可能な回路

43 開発中の 65nm SAR ADC 4 現在 65nm CMOS を用いた bit 80MSps SAR ADC を開発中 占有面積は極めて小さく, 消費電力も極めて低い bit, 80MHz, 3.mW, 0.03mm, SNDR>67dB が目標 インターリーブ動作を想定し, 縦を短くしている 0bit, 0MHz, 0.8mW, 0.0mm SNDR> 58 db も可能 40 65nm CMOS 0.03mm 70 m

44 SAR ADC のインパクト :SNR 43 SAR ADC が完成すれば, 同一 ADC コアを用いてほとんどの用途に対応可能 低域 高 SNR: オーバーサンプリングにより対応可能 広帯域 中 SNR: インターリーブにより対応可能 ディザなどで SFDR を向上 SNR (db) ΣADC の SNR vs. BW オーバーサンプリングで SNR 向上 予測性能 インターリーブで帯域向上 BW f b (MHz) B C D E F G H I J K [8] VCO [9] VCO [0]CT []DT []CT [3]CT/DT [4]DT [5]CT [6]CT [7]DT 50 db/hz 43 db/hz 35 db/hz SNR SNR ADC の性能傾向 SNR0 0 log BW SNR 0 :Hz のときの SNR SNR 0: 実力は 40dB 程度 オーバーサンプリング ADC の性能 SNR SNR N N 0 log OSR f s 0 log BW SNR N : ナイキスト周波数のときの SNR

45 SAR ADC のインパクト : 消費電力 SAR ADC を用いてオーバーサンプリングもしくはインターリーブを行っても Σ 型 ADC よりも低消費電力で動作させることができる 電圧制御技術により更に低電力化が可能 今後, 通信用 ΣADC, パイプライン型 ADC は必要か? Power dissipation (mw) 00 0 p d ( mw ) 8 f ( MHz ) オーバーサンプリング b B C D E F G H I J K インターリーブ 44 p d ( mw ).5 f ( MHz ) b 予測性能 オーバーサンプリング + 電圧制御 f b (MHz)

46 プログラマブルアナログ回路の概念 45 アナ デジ混載 LSI において, アナログ回路の開発が困難な状況は改善されておらず, 今後ますます困難になる 微細化 低電圧化により設計難易度が上昇 設計人材の減少 ( 事業選択 集中, リストラ ) 設計コスト削減の要求 (IP 開発費減, 試作回数減 ) プログラマブルアナログ回路による解決 コア回路の種類をできるだけ絞る 微細化 低電圧化に耐えうる回路のみを選抜 レイアウトに規則性のあるもののみを選抜 (RDAC, CDAC,etc) レイアウトを含め設計の大半を自動化する テスト容易化設計も併せて行う

47 プログラマブルアナログ回路の例 Skill 言語を用いてレイアウトを自動生成した RDAC および CDAC 46 最近のアナログ回路は規則性があるものが多い 規則性のある回路は自動生成が容易 RDAC RDAC CDAC CDAC

48 帰還型 g m セルの可能性 47 帰還型 g m セルは線形性が高く, 低電圧化も可能である フィルタ,VGA など各種アナログフロントエンド回路が実現できる GBW は 30GHz 程度を確認 g m g m VDD min VT V eff 0. 6V g m R s g m R s 0.6V 程度の低電圧動作が可能 良好な線形性と高い利得 i v o in 帰還型 g m セル R s g r m ドレイン抵抗 r D は十分高いので, g m の非線形性の影響が小さい D i v 従来の g m セル m Tien-Yu Lo, Cheng-Sheng Kao, and Chung-Chih Hung, "A Gm-C Continuous-time Analog Filter for IEEE 80. a/b/g/n Wireless LANs," ISSCS, vol., pp.4-44, Iasi, Romania, July 007. o in R s g R ソース間抵抗 R s は低いので, g m の非線形性の影響が大きい s Gain (db) CMOS-Gm cell 6 SD&CC Differential Input Voltage(V)

49 適用例 :5 次 CT フィルタ V S V G I tune M M V S トランスコンダクタンス g m (S) g 0.88 m I B AC RESPONSES (db) Vf LP =0MHz Vf LP =0MHz Vf LP =5MHz Vf LP =.5MHz -50 I tune I tune Vf LP =0.7MHz 可変抵抗 バイアス電流 I B (A) 桁の抵抗可変を実現 FREQUENCY (Hz) フィルタ特性 5 次 CT フィルタ 浅田邦博, 松澤昭 アナログ RFCMOS 集積回路設計応用編 培風館

50 まとめ 49 ADCの性能向上が通信システムの性能向上の鍵 フラッシュADCは5~7ビットで数 GSps 程度の要求性能では最も合理的 60GHzミリ波 BBシステムとして今後ともに用いられる パイプライン型 ADCはOpAmpの利得低下や電源電圧低下により設計が困難になった 補間技術を用いた補間パイプライン型 ADCを提案した OpAmp を用いなくてもbit, 400Msps 程度の性能は可能なものと思われる bit SAR ADCを開発中 bit, 80MSps, 3mW, 0.03mm のめどがつきつつある 0.7V 程度の低電圧動作も可能 SAR ADCはノイズモデルや入力端 参照電圧端などの実装周りの回路の過渡特性が課題 SAR ADCにオーバーサンプリングやインターリーブ技術を用いると, 無線通信に必要なほとんどの領域をカバーできる 今後のアナログ ADC 回路開発は微細化, 低電圧化に耐え, 最少面積, 最少消費電力の回路コアを厳選し, 少ないコアの組み合わせと, レイアウトまでの設計自動化で各種要求に迅速に対応できることが大切 最終的にはプログラマブルアナログ回路を目指す

51 GHz 帯までの受信システム? 50 GHz 程度までは単に ADC で変換するだけで実現できる? 帯域は GHz 程度 広帯域 LNA LPF ADC

52 現実はどうか? 5 分解能 8 ビット程度なら GHz の信号が変換できる SNDR [db] 00 ISSCC, VLSI bit, BW=0.GHz D 70 0bit, BW=0.~0.5GHz 60 C B 30 0 A bit, BW=GHz 5bit, BW=GHz BW [MHz]

53 消費電力は? 5 分解能 8 ビット程度で数 W だが, 分解能 6 ビットなら 0mW 程度で GHz の信号が変換できる Power dissipation [mw] D BW [MHz] C A B 5-6 bit 7-8 bit 9-0 bit - bit 3-4 bit

54 タイミングジッタの影響 53 ADC の広帯域化を図るには低ジッタクロックが不可欠 T j =ps ISSCC, VLSI T j : タイミングジッタ (σ) SNDR [db] T j =0.ps BW [MHz]