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1 超高速 低電力 ADC 松澤昭宮原正也 東京工業大学 A.

2 内容 2 はじめに 6bit 超高速 ADCの動向 8bit 以上の超高速 ADCの動向 まとめ A.

3 ADC 応用の例 :DVD システム 3 DVD DVDでは再生された信号をAD 変換して イコライザーや誤り訂正をデジタル技術で行うことで信号品質を上げる ワイアレスシステムも基本的には同じ波形等価誤り訂正 Variable Variable Gain Gain Amp. Amp. Analog Analog Filter Filter A to to D Converter Converter 7b 4MHz Digital Digital FIR FIR Filter Filter Viterbi Viterbi Error Error Correction Correction Data Out Data In (Erroneous) Pickup signal Voltage Voltage Controlled Controlled Oscillator Oscillator Clock Clock Recovery Recovery Analog circuit Digital circuit Data Out (No error) A.

4 DVD 用超高速 ADC の開発 4 超高速 ADC の民生機器応用には CMOS 化と低電力 低コスト化が不可欠であった 9 年当時 世界最高速の 6b ADC 6b, GHz ADC 2W,.5um Bipolar A., SSCC 99 当時 世界最高速の CMOS ADC K. Sushihara and A., ISSCC 2. Reported Pd of CMOS ADCs 6b, 8MHz ADC 4mW, 2mm 2.25umCMOS 高速性を維持し 電力を /8 に下げた A. Pd/2 N [mw] K. Sushihara and A., ISSCC 22. 7b, 4MHz ADC 5mW,.3mm 2.8umCMOS. mw/gsps This Work Conversion rate [xmsps] mw/gsps order down

5 アナログ デジタル混載 SoC 5 コストダウンと高速化のためにはADCなどのアナログ回路を内蔵する必要がある 9nm or 45nmなどの微細 CMOSの使用 V 動作が可能小面積低電力 DVD 用アナ デジ混載 SoC.3um, Cu 6Layer, 24MTr CPU System Controller CPU 2 Front-End Analog FE +Digital R/C PRML VCO Read ADC Chann Servo DSP el Gm-C Filter AV Decode Processor Back -End IO Processor Pixel Operation Processor Analog Front End A. Okamoto, et al., ISSCC 23

6 ミリ波に必要な ADC の帯域と変換周波数 6 64Mbps 6QAM 信号帯域 : 2MHz ADC:4Msps(2 サンプル / シンボル ) 8~bit DAC:8Msps(4 サンプル / シンボル ) ~2bit 64MHz.25 = 2MHz 4 G bps 64QAM 信号帯域 : 2MHz ADC:4Msps(2 サンプル / シンボル ) ~ 2bit DAC:8Msps(4 サンプル / シンボル ) 2bit 2.4Gbps QPSK 信号帯域 :.5GHz ADC:3. Gsps(2 サンプル / シンボル ) 5~6bit DAC:6. Gsps(4 サンプル / シンボル ) 7~9bit Gbps 6QAM 信号帯域 : 3. MHz ADC:6. Gsps(2 サンプル / シンボル )8~ bit DAC:2. Gsps(4 サンプル / シンボル ) ~2bit A.

7 超高速 6b ADC 開発状況 7 従来は FoM は数 pj 程度が常識であったが 最近は 5fJ という極限の低電力化が進行 変換周波数 : Flash: 4GHz, Fold:.8GHz FoM: 8pJ 4fJ 5fJ (GHz, 2mW) 面積 :.2mm 2 ~.2mm 2 FoM 消費電力 = 変換周波数 実効変換ステップ No. Res. Fs (GS/s) Pd (mw) FoM (pj) Area (mm 2 ) Tech. (nm) Architecture Feature Publish Flash VLSI Flash Ref CAL. ESSCIRC Flash Averaging VLSI Flash Ref CAL. VLSI Flash Averasing VLSI ? 9 Pipeline x Interleaving VLSI b-SAR 2b ISSCC Flash R-CAL VLSI b_fold+flash R-CAL ISSCC 8 は今回紹介するもの A.

8 Flash ADC の特徴 8 高速 低分解能に最も適した変換方式と言われている コンパレータの精度と応答速度が ADC の性能を決定. ミスマッチによるオフセットばらつき [ 要求 ].2LSB 以下 [ 実際 ]LSB 以上 2. 応答速度 微細化によりスケーリング VFS V = V q =6mV, ミスマッチ <3mV Comparator Array 6b: 63 個 q 2 N V Probability σ ΔV V in Ideal Actual A.

9 Flash 型 (No.3) 9 K. Deguchi, et al., A 6-bit 3.5GS/s.9V 98mW Flash ADC in 9nm CMOS. VLSI circuits symposium, pp.64-65, June, 27. Renesas Flash タイプ 抵抗とアンプによるアベレージングにより精度を上げている A.

10 比較器 手堅い貫通電流が流れるものを使用している 究極の低電力を実現するには貫通電流の流れないダイナミック型の使用が不可欠 A.

11 性能 消費電力は最小クラスだが 95pJ はまだ大きい GHz 換算で 28mW 程度 SNDR=3dB は 5bit 相当 A.

12 Folding Flash ADC, (No.9) 2 b 折れ返すと半分の比較器になる 低電力小面積 折れ返し回路 差動入力なので極性を反転するだけで折り返せる B. Verbruggen, J. Craninckx, M. Kuijk, P. Wambacq, G, Van der Plas, A 2.2 mw 5b,.75GS/s Folding Flash ADC in 9nm Digital CMOS, Dig. of Tech. papers, pp , ISSCC 28. IMEC ベルギー 抵抗ラダーを用いたオフセット電圧補償回路参照電圧形成回路 A.

13 オフセット補償付きダイナミック比較器 3 比較器はダイナミック型が主流に 低電力オフセット補償回路によりオフセット電圧を低減するまた 参照電圧を形成する ラッチ回路 V DD out+ clock out- in+ incal+ cal- オフセット電圧制御 Tr A.

14 比較器の設計 4 オフセットばらつきを /7 以下に低減する技術が必要 低消費電力 小面積 最小サイズの素子で構成コンパレータの精度 オフセット補償技術 25 V o ffset ( σ ) LW P comp LW 9nm CMOS Fs = GS/s 35 ENOB Vdd =.V オフセットばらつき [mv] オフセットばらつき [mv] オフセット消費電力 トランジスタ サイズ LW [μm 2 ] 消費電力 [uw] A.

15 比較器回路の動向 5 比較器はダイナミック回路で構成され 定常電流が流れないようにすることができる Comp INp INn VDD Dynamic comparators use the fast voltage fall depended on input voltage difference Fast voltage fall OUTn OUTp V b FN INP CLK CLK GND INN FP V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto, G. van der Plas, and J. Craninckx, An 82uW 9b 4MS/s Noise Tolerant Dynamic-SAR ADC in 9nm Digital CMOS, IEEE ISSCC 28, Dig. of Tech. Papers, pp , Feb. 28. V b FN FP SP CLK SN SP CLK M. van Elzakker, Ed van Tujil, P. Geraedts, D. Schinkel, E. Klumperink, B.Nauta, A.9uW 4.4fJ/Conversion-step b MS/s Charge- Redistribution ADC, IEEE ISSCC 28, Dig. of Tech. Papers, pp , Feb. 28. SN A.

16 性能 6 FoM=5fJ/conv. Step は驚異的低電力 殆ど限界性能 [db] 4 SNDR SFDR 3 面積は小さいが どこまで含めているか不明 Input frequency [MHz] Technology INL / DNL ENOB ERBW Fs BER Power Area FoM V 9nm digital CMOS.28 /.29LSB 4.7b 2.2mW.7mm 2 5fJ/conversion step A.

17 8bit 以上の超高速 ADC 7 変換周波数 : GHz 程度は可能に FoM:.2 pj 3 fj (bit GHz 5mW 程度 ) 面積 : 3.5 mm 2 ~.2mm 2 bit GHz 5mW 程度までの更なる低電力化が必要 No. Res. Fs (GS/s) Pd (mw) FoM (pj) Area (mm 2 ) Tech. (nm) Architecture Feature Publish Pipeline 4x Interleaving ISSCC Pipeline 4x Interleaving ISSCC SAR 6x Interleaving VLSI Two-step ISSCC Pipeline 2x Interleaving VLSI A.

18 パイプライン型 ADC 8 パイプライン型 ADCは折り返した入出力特性を有しパイプライン動作によりA/D 変換を行う st stage 2nd stage S/H 回路 C f C f スイッチトキャパシタ増幅器 Op amp Op amp C s C s CMP DAC CMP DAC オフセット電圧発生 DAC 入出力特性 比較器 V DAC (+V ref,, -V ref ) st stage C f 2nd stage 利得は通常 正確に 2 倍 C s =C f =C 出力電圧 stage C s -.5 = 2 V V + 2 V,, A. V out in ref ref 入力電圧

19 bit, 8MHz ADC, (No.2) 9 パイプライン型 ADC を 4 つインターリーブで動作 Reference Voltage Buffer Vin T/H Digital Error Correction 2 2 Stage A Stage A2 _ + Stage B V BE2 Sub-ADC and Sub-ADC2 + Stage V B2 BE2 2 2 Digital Error Correction _ Sub-ADC Calibration Sub-ADC2 Calibration MUX Dout ch あたり 2MHz で動作している 消費電力は大きいが bit ( 実質は 9.5bit) は良好 C.C. Hsu, F. C. Huang, C. Y. Shih, C. C. Huang, Y. H. Lin, C. C. Lee, B. Razavi, An b 8MS/s Time- Interleaved ADC with Digital Background Calibration, Dig. of Tech. Papers, pp , ISSCC 27. Real Tech. Taiwan Clock Generator Sub-ADC and Sub-ADC3 Technology Resolution Conversion Rate 9nm CMOS b 8MS/s Supply Voltage.3V (.5V for T/H) Input Range Vpp differential Dynamic Range 66dB DNL/INL <.5LSB / ±.6LSB ENOB 9.33b (F in = 5MHz) SNR 59.dB (F in =5MHz) SNDR 57.9dB (F in =5MHz) Jitter <.43ps Active Area.4mm 2 Power (Analog / Digital + I/O) 35mW A.

20 キャリブレーション回路 2 インターリーブの場合 チャネル間ミスマッチ (V off, G, タイミング ) を合わせる必要がある 4ch 構成 バックグラウンド CAL LMS V in T/H Sub-ADC Calibration Z - u e bi - V V i Sub-ADC Sub-ADC2 Sub-ADC3 clock (8MHz) /4 ゲイン CAL Correction Calibration Calibration Calibration MUX D o V in T/H Sub-ADC i オフセット CAL b i - - a Correction i Acc&Avg Z -. Acc&Avg Acc&Avg LMS u e ai - V i V + - V ref_cal T/H Sub-ADCi - b i - a i Z -. Acc&Avg LMS u e i - V i V V GND T/H Sub-ADCi Z - N /N N N n ctl - b i A.

21 8bit 8MHz ADC (No.5) 2 2.8bit/stage のパイプラインを2 段 +4bit Flash ADCを2xインターリーブパイプライン型 ADCを8MHz (4MHz) で高速動作させた W. H. Tu and T. H. Kang, A.2V 3mW 8b 8MS/s Time-Interleaved ADC in 65nm CMOS, Dig. of Tech. Papers, pp.72-73, VLSI Ckt. Symp. 28. Media Tech. Taiwan A.

22 性能 22 8bit 程度ならば パイプライン型 ADC でも 8MS/s くらいはいけることを示した (bit/ch の最高速は 2MHz 程度である ) FoM=.28pJ/conv. は 8bit として最小レベルである 65nm,.2V でも 8bit パイプライン用 OP アンプが実現可能である A.

23 SA ( 逐次比較型 )ADC 23 SA ADC は OP アンプを用いず スイッチ 容量 比較器のみで演算する 微細化に伴う OP アンプ課題の影響を受けない 微細化に適している 定常電流が流れないので低電力である 欠点 :N ビット変換に約 (N+2) クロック必要なため変換速度が遅くなる 微細化により高速化 低電力化を図る Binary search algorithm V DAC V in 2 V FS + 4 V FS 2 V FS + V FS + V 8 6 FS C C 2 C 4 C 8 C 6 C 6 2 V FS 2 V FS + 8 V FS CMP in b = b = b 2 = b = b 3 = b = b 3 = b 4 = b 2 = b 2 = A.

24 SA ADC の性能 24 SA ADC は高分解能から高速まですべての領域で開発が進められている FoM は 3 年間で /2 まで低下した FoM = 消費電力変換周波数 実効変換ステップ Power[mW]... SAR ADC Power vs Sampling Freq.. Sampling Freq.[MSps] 3 年間で FoM は /2 に減少 ISSCC28 4bit 2bit FoM[fJ/conv.step] -9bit 7-5bit. /2 Courtesy Y. Kuramochi FoM Year A.

25 bit,.35ghz ADC (No.3) 25 SAR は最小電力で動作するので これをマルチに用い インターリーブ動作させることで高速動作を狙ったものが多くなった 低電力特性に優れた SARADC を用いた直並列型 ADC を 6 個並列に並べた それぞれは 86MHz で動作している S. M. Louwsma, et al., A.35GS/s, b, 75mW Time-Interleaved AD Converter in.3um CMOS, VLSI circuits symposium, pp.62-63, June, 27. Twente 大, NXP A.

26 性能 26 実効分解能 :7.5bit 程度で課題が多い消費電力 :75 mw, FoM=.6 pj は未だ大きい専有面積 :.6 mm 2 は.3um を考えると小さいが IP としては大きすぎる インターリーブ動作は SNR が劣化しやすく 面積が大きくなりやすい したがって これが本命かどうかは分からない 実効的には 7.5bit 相当帯域は広い A.

27 開発中の超高速6bit, 8bit ADC 27 現在開発中の超高速DACは並列型の改良なので 速度は出しやすいが 消費電力 面積は更に改善の必要があり 次期バージョンでは超低電力を目指す 6bit, 4GS/s, 6mW, FoM=4fJ/conv..2mm2 45μm 未発表につき 詳細は省略いたします 9nm CMOS 8bit, GS/s, 5mW, FoM=83fJ/conv..9 mm2 Power Line & Decoupling Cap 5um 45μm Encoder & decouple Calibration logic Analog Core CLK GEN CLK Buffer 9nm CMOS Cap (dead space) A.

28 比較器オフセット電圧の低減技術 28 提案手法によりオフセット電圧が 3.7 mv から.69mV に低減可能であることを実証 未発表につき 詳細は省略いたします VDD=. V, f CLK = 25 MHz, N= Min/Max : -3.9/+2.9 mv CAL 前 Calibration ON Calibration OFF CAL 前 2 - CAL 後 V offset ( σ ) =.69 mv CAL 後 -2-3 Min/Max : -38.4/+32.8 mv V offset ( σ ) = 3.7 mv Comparator Number 2 3 Probability [%] A.

29 まとめ 29 ミリ波実用化と ADC 波形等化や誤り訂正など 感度やデータレートを上げるためにデジタル信号処理技術が不可欠 そのためには ADC が必要 Gbps レベルの広帯域 6bit, 3GS/s 程度の ADC 64QAM 程度の多値化 bit, GS/s 程度の ADC オンチップ化のための低電力化 小面積化 65nm 程度の低電圧 (V) 微細 CMOS を使用 技術の現状と今後 6b 3GS/s ADC 現状は mw 程度だが mw が可能か? Folding もしくは 2 段階の Flash が有望か? b GHz ADC 現状は mw 程度だが 更なる電力削減が可能 変換方式は SAR-Interleaving, Pipeline, 直並列が候補 過度のインターリーブは性能劣化 面積増 消費電力増を招く 回路技術 比較器はダイナミック型 + オフセット補償技術が主流に インターリーブ動作では高度なキャリブレーション技術が必須 A.

30 トランシーバと ADC/DAC 3 ベースバンドはデジタル化 ADC/DAC が必要になった RX Mixer RF filter LNA X Filter AGC ADC Frequency Synthesizer アナログ BB 回路部 DSP TX PA Filter X Mixer Filter DAC A.