Microsoft PowerPoint - 6.1動作速度BL.pptx

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1 6.1 動作速度 遅延の原因と解析

2 6.1.1 寄生素子の回路への影響 2

3 3 回路と寄生素子 1 レイアウトに起因する寄生素子のモデル化 Vi Vo V2 R Vi Vo V2 Vi V2 Vo Rl l Rpoly Rpoly Rpoly Rpoly Rs Rs Rs Rs Rd Rd Rd Rd db db db db sb sb sb sb gs gs gs gs gd gd gd gd gb gb gb gb 寄生素子を含む簡易モデル寄生素子を含む詳細モデル (AD ツールで自動作成できる ) インバータ配線インバータインバータ配線とインバータインバータ

4 回路と寄生素子 2 R 回路の過渡応答 集積回路内部の配線は R と でモデル化される ( は配線長で決まる R, は 配線長と幅で決まる ) 特に高周波の場合には 成分も考慮 0 R I V2 0 V I R V2 V2 time cost = R V2 time cost = R 0 time 0 - V=0 V= time 4

5 時定数は何を表しているか 時定数が大きいほど論理回路の立上りと立下りが遅くなる 多くの場合 寄生素子の と R が悪さをする V 2 dv ( t dt 2 ) t0 接線の傾き R V 2 ( t) e ( 電気回路の復習 ) t R 時定数 (s) t = 0 time R R 5

6 6.1.2 抵抗の評価 寄生 R の発生箇所と見積もり

7 寄生抵抗の発生場所 金属配線層 ( 層毎に配線の厚さが異なるのでシート抵抗も異なることに注意 ) VIAコンタクト ポリシリコン配線 ( 型とp 型でRslが異なる ) 不純物拡散層 ( 型とp 型でRslが異なる ) コンタクト ( 半導体と金属間の接触抵抗 ) poly-si 1 層目 Metal 2 層目 Metal + p-well + cotact 絶縁体 配線層の断面 VIA 1 層目 Metal 7

8 抵抗率による抵抗の計算法 t W R (6.1.1) t W (m): 抵抗率 ( 材料定数 ) 金属配線厚さ t が解る場合は (6.1.1) 式で 抵抗 Rを計算 半導体 ρは不純物濃度に依存する ( 次頁 ) 加えて 不純物濃度は 半導体の中で空間変化するので 抵抗の計算は難しい 8

9 シリコンの抵抗率 不純物量によるシリコンの抵抗率の変化 E(V/m) (Ωm) J (A/m 2 ) 単結晶シリコンの抵抗率 ρ は ドナーまたはアクセプタ不純物濃度で決まる この関係を示したグラフを Irvi のカーブ ( 右図 ) と呼ぶ urret Flux J t Electric Field E W 9

10 金属の抵抗率 金属の抵抗率は材料で決まる Al か u が使用されている E(V/m) ( m) J (A/m 配線材料 Al u 抵抗率 3.3 cm 2.23 cm 2 ) 0.2m u 多層配線 ( 出典 :IBM) u 配線は抵抗率が小さく 最大電流密度も大きいという利点があるが 製造工程は複雑になる 10

11 シート抵抗による計算法 t W R RS (6.1.2) t W W R S (/ ): シート抵抗 R S の値を半導体メーカから与えられれば レイアウトから /W を求めて 式 (6.1.2) から抵抗 R を計算 R S は 厚さ t を含むので材料定数ではないが 金属でも半導体でも R が計算できるので 集積回路設計では 抵抗率 ρ よりもシート抵抗 R S を用いる 11

12 シート抵抗の測定 上 W = W のとき R R W S R S 正方形のレイアウトを描いて 両端の抵抗値 R を測定する ( 注 ) シート抵抗 R S は 抵抗 (Ω) の次元を持つが 通常の抵抗値とは意味が異なるので (Ω/ ) と表記されることが多い 12

13 各部のシート抵抗の例 2 入力 NAND のレイアウト中の寄生抵抗の例 A B M3 M2 M1 M4 VSS Z poly-si: M2,M3のゲート配線に使用 Rs = 10~ 40(/ ) 第 1 層 Al Rs = 50~ 100(m/ ) A B poly-si: M2,M3 のゲート配線に使用 Rs = 10~ 30(/ ) VSS poly-si: M1,M4 のゲート配線に使用 Rs = 10~ 40(/ ) Z + 拡散 : M1,M2 の接続に使用 Rs = 100~ 130(/ ) 13

14 6.1.3 容量の評価 寄生 の発生箇所と見積もり 14

15 MOSFET 内部の容量 酸化膜容量 : gc ( OX オーバラップ容量 ( 1): OV gso gdo W 2 3. 空乏層容量 ( 2): d N: チャネルドープ不純物の濃度 : SiO S A 0 2 SiO2 OV ) W 1 t S OX qn A 0 2 SiO2 OX OX /Si界面ポテンシャル + OV/2 poly tox gso gc gdo p d OV/2 + Depletio ayer 1 オーバラップ容量は ゲート電極とソース / ドレインが少し重なっていることにより生じる 2 φ s は Vgs に依存するので 直流バイアスによって d は変化する 15

16 MOSFET の電極間寄生容量の定義 gc, gso, gdo, d は MOSFET の内部構造に関係しているので 回路図上では表現しにくい このため 等価な電極間容量 gs(v), gd(v), gb(v) が使用される D gb G gd gs B G gs S B S gd gb -ch MOSFET D p-ch MOSFET これらの容量は MOSFET デバイスモデルに組み込まれているため特に値を与えなくても回路シミュレーションでは自動的に計算されている 16

17 電極間寄生容量の計算 (1) (1) カットオフ領域 :V gs < V t0 S + OV/2 poly tox gso M gdo p OV/2 D + Depletio ayer カットオフ領域では チャネルが発生しない ID 線形領域 ( 非飽和領域 ) VDS=VGS-VT 飽和領域 VGS カットオフ領域 gs gd gb OV 2 2 OV M W W OX OX OX OX d d オーバラップ容量 酸化膜容量と空乏層容量が直列 VDS 17

18 電極間寄生容量の計算 (2) (2) 線形領域 :V gs -V t0 > V ds + OV/2 poly tox gso gc gdo p d OV/2 + Depletio ayer チャネルがソース - ドレイン間全面に発生 gs gb gd OX OX S gso d d 0 2 gc 2 OV W OX D 1 2 ( OV 但し Vgs が大きいとき d 0 ) W gc をソースとドレインに半分ずつ分ける S OX OX d G B 18

19 電極間寄生容量の計算 (3) (3) 飽和領域 : V gs -V t0 < V ds S + OV/2 poly tox gso gc gdo gs gd gb 0 gso gdo p OV gc d OV/2 2 OV W OX D + Depletio ayer W OX 2 ( 3 OV ソースに 3/2gc を接続 ドレインには gc は殆ど接続されないので無視 ) W OX 19

20 PN 接合容量 左図の全接合容量は x j b + (ND) c p-si (NA) j { bc 2( b c) x } 実際には底面と側面の jo は異なる ( 教科書 p.94 表 4.5 参照 ) j jo p 接合は容量として働く 単位面積あたりの容量は apacitace (5.1.4) 実測 jo q 0 2 ( N B Si N AN N A D D ) 1 (1 V p / ) B (5.1.4) φ B は Built-i Potetial 0.6V Reverse Bias φ B Forward Bias 20

21 PN 接合容量の削減方法 接合容量は トランジスタに対して負荷容量として働くので なるべくソースやドレインの面積は小さくする A B A B D S D S VSS Z Al Al Al Poly Poly p p 接合容量が大きい Al 配線を無くして + 拡散層で接続 Al Al Poly Poly p 接合容量が小さい 21

22 PN 接合容量を削減したレイアウト例 W X N Y M2のソース M1のドレイン ドレイン ソースの寄生容量 N を削減して充放電時間を短縮 X W GND GND Y Metal-1 Poly Poly Metal-1 なるべく短く 22

23 配線容量 l Al t OX t w SiO 2 (Field Oxide) Si(Substrate or Well) l l of 0 OX wl t OX wl : 単位面積当たりの配線容量 of 抵抗容量 数値例 0.5m R l l 100m 100μm 100mΩ 0.5μm 20Ω 200fF/mm0.1mm 20fF Metal-1 23

24 実際の配線容量 ww : 配線間容量 : 基板間容量 s Metal-3 s = pp + f pp : 平行平板容量 f : フリンジ容量 ww ww Metal-2 ww 実際の配線容量の計算は複雑だが AD ツールによりレイアウトデータから自動算出される f ww pp Si substrate Metal-1 24

25 配線のモデル 正確な遅延時間を計算するためには 配線の寄生抵抗 寄生容量 寄生インダクタを考慮する必要がある R 配線モデル 配線抵抗 配線容量 配線インダクタンス を考慮した配線モデル ( 高周波 ) データBUS クロックライン メモリのWord 線, Bit 線 ( 集積回路第 2で扱う ) のような長い配線に多くの回路が接続されている場合は このようなラダー型のモデルが使用される 25

26 配線の高性能化 高性能な配線とは? 配線の寄生容量が小さい ( 高速動作に必要 ) 同じ太さで多くの電流が流せる ( 故障率を下げるために必要 ) 配線の寄生容量を小さくするためには? アーキテクチャとレイアウトの工夫により配線を短くする ( 設計者 ) 抵抗率の小さい配線材料を用いて配線を細くする ( 半導体メーカ ) 誘電率の小さい絶縁材料を使用する ( 半導体メーカ ) 主な配線材料と絶縁材料の特性 配線材料 Al u 抵抗率 3.3cm 2.23cm 0.25mテクノロジまでは Alと SiO 2 ( r = 4) が使用されていた uは製造工程が複雑 絶縁材料 SOG MSQ HSQ Teflo 比誘電率 r 2.7~ ~ ~ SOG: Spi-o glass, MSQ: Methyl Silsesquioxae, HSQ: Hydroge Silsesquioxae ow-k 材料 ( r =4 より小さい材料 ) 26

27 寄生素子のまとめ 配線 MOSFET 内部 配線 MOSFET 内部の寄生素子 MOSFETのデバイスモデルに含まれているので MOSFETの寸法 (, W, ドレイン面積 ソース面積などを与えると ) 自動的に回路シミュレーションに反映される 配線の寄生素子 分布定数素子として働くため 手動で寄生 R, を見積もるか 寄生素子抽出ツールを使って 配線の等価回路を作成しないと 回路シミュレーションには反映されない 27

28 6.1.4 MOS 回路の過渡応答特性 寄生 R による伝搬遅延時間の発生メカニズム 28

29 寄生 R の波形への影響 ON V O Q Vo db, l, gs をまとめて とする Vi Q 充電 Vi db l OFF g gs ( 配線の寄生抵抗は小さいので無視した ) OFF 電荷 Q の充放電には 時間がかかるので が大きいほど 立上り時間 t r と立下り時間 t f が長くなる Vi ON Q 放電 29

30 立上り時間と立下り時間の定義 インバータの過渡応答波形 Vi 入力波形 /2 Vout 0.9 出力波形 time /2 t f : 立下り時間 0.1 time t r : 立上り時間 t f t r 30

31 ゲートの伝播遅延時間の定義 インバータの過渡応答波形 Vi /2 入力波形 平均遅延時間 t d t df t 2 dr Vout 出力波形 time ゲートを N 段接続すると : N /2 td1 td2 td3 tdn t df t dr time 回路に含まれるゲートの段数が小さいほど回路の遅延時間は短い しかし 段数を小さくしようとするとファンアウト数 ( 後述 ) が大きくなることが多い 全遅延時間 t total N 1 配線による遅延は考慮していない t d 31

32 多段ゲートの遅延時間 V 1 V1 V2 V3 V 2 time 1 段目で発生した立ち上がり 立ち下がり時間により 2 段目の入力電圧が 閾値を通過するまでに時間が必要となる 1 段目のインバータによる遅延時間 V 3 t dr1 t df1 time time ゲートを多段につなぐと 立ち上がり 立ち下がり時間は変わらずに遅延のみが累積していく 32

33 ( 参考 )Spike の発生 lock Feedthrough 現象 Vi Vo time time MOSFET の寄生容量により図のようなヒゲが発生することが多い 出力ピンなど長い配線があるとインダクタンスとして働き 誘導起電力が発生することがあるので 注意が必要 gd に蓄積した電荷 q が 瞬時には動けないので 一瞬 Vo=Vi+=2 となる Vi t=0 gd q Vo= (t=0) Vi t=0 gd -q Vo=0 (t=0) 33

34 スイッチング時の MOSFET の状態 入力を立ち上げた場合の動作モードの移動 I D p-chx5 X4 X3 -ch X2 Vgs= 入力立上り Vdsp X6 Vgsp=0 (-ch ON / p-ch OFF) X1 Vds (-ch OFF / p-ch ON) OFF 状態 X1 X2,X3 X4,X5 X6 -ch 遮断 飽和 線形 線形 p-ch 線形遮断遮断遮断 Vi ON Q 放電 34

35 出力立下り特性 状態の変化 X1 X2 ( カットオフ- 飽和 ) X2 X3 X4 ( 飽和モード ) X4 X5 X6 ( 線形モード ) -ch MOSFET の電流式 瞬間的に移動 ( 途中で貫通電流 ) 2 ( V {( V ) 2 t0 1 V 2 2 t0) Vo o } 一定 2 出力電圧式 ( V ) 2 t0 2( Vt0) exp{ ( Vt0) t} 1 途中の計算は 別紙プリント (MOS インバータの波形解析 ) を参照 t 35

36 立下り時間と立上り時間の計算 出力波形の概要 ( 正確には X4 で折れ曲がらないので注意 ) V o X1 X2 X3 X4 X5 0 t 2 t 4 t 6 t f1 t f2 t r1 t r2 time t f t f 1 t f 2 ( V Vt V { l( ) V t0 t0 t0 )} (5.1.5) t r t r1 t r 2 ( V p Vtp V { l( ) V tp0 tp0 tp0 )} (5.1.6) 36

37 37 立上り時間と立下り時間の短縮 立上がり時間と立下り時間を短くするための条件 ( 復習 ) 雑音余裕度が High, ow で等しくなる条件負荷容量 小 /p or W /p / /p 大電源電圧 大 p V t V tp 0 0 p p p p p OX p p OX W W W W より, 参考 実際には も (W/) に依存しているので 大きい β と小さい を両立できない より詳しい解析によると p p p W W のとき t r, t f が等しい

38 演習 (1) スライド23の配線の数値例から この配線のR 時定数 (s) と 遮断周波数 (Hz) を求めよ (2) スライド30のような電圧波形に対し -ch MOSFETとp-ch MOSFETのそれぞれに流れる電流 I ds, I dsp は どのような波形となることが予想されるか 理由も説明せよ (3) スライド36の式より 負荷容量 =0のとき t r = t f =0 となることが予想されるが実際に出力端子に何も接続しないで測定またはシミュレーションをすると t r, t f ともにゼロ (s) とはならない どのような原因が予想されるか (4) インバータの立ち上がり遅延時間がt dr, 立ち下がり遅延時間がt df のとき下記の回路 ( リングオシレータ ) の出力波形 V out の周期 (s) を示せ ( 入力信号はない ) この回路は ゲートの平均遅延時間の測定にも用いられる なお 出力端子につながっているバッファは 遅延を起こすだけで波形には殆ど影響しないことに注意せよ このインバータは 周波数を測定する際に 計測器を繋いだことによる発振周波数への影響を防ぐためのインピーダンスバッファとして使用している 38

39 ゲートの最高動作周波数の見積り ゲートの最高動作周波数 T mi = t r + t f よりも周期が短くなると出力の振幅が小さくなるので 入力の周期を短く出来ない ゲートの最大動作周波数 f ( Hz) 計算例 V t t t0 0.2, tp0 0.2 のとき f r f p max 3.70 V p p Vi Vo (5.1.7) max 1 T mi Tmi t 1 t r f T mi の定義 time time 39

40 ファンアウト数の影響 (1) Vi INV0 1 2 Vi INV0 V0 3 INV 0 から見る等価回路 Vi ファンアウト数 : fo = 次段のゲート入力の数 Vo が増えるので充電に時間がかかる! /2 time 遅延時間 time 40

41 ファンアウト数の影響 (2) 遅延時間は ゲート段数だけでは決定できない ファンアウト数にも依存している t d t 0 は無負荷での遅延時間 実際には fo が大きくなると 配線が長くなるため fo と t d は 比例の関係ではなくなる t fo ファンアウト数と遅延時間の関係 ( 参考 ) 論理合成ツールは 遅延時間を見積もって 仕様を満足する回路を合成する この際に使用する fo と t d の関係式を遅延モデルと呼ぶ 41

42 演習 (1) インバータ3 段 5 段 7 段のリングオシレータの回路シミュレーションを行い それぞれの発振周波数とインバータの平均遅延時間を求めよ 動作確認のため シミュレーションによる出力波形 回路図 詳細なネットリスト (Expaded ist) も示すこと (2) インバータのファンアウト数を1~4まで変えた時の遅延時間とファンアウト数の関係をグラフで表せ 動作確認のため シミュレーションによる出力波形も示すこと 全てのインバータに配線の寄生容量として1fFを付加せよ グラフは グラフ作成ソフトまたはグラフ用紙を用いて作成すること 42

43 ( 参考 ) 平均遅延時間の測定回路 インバータ内部の回路にも を接続 解析の種類 結果の保存変数 4 回目の立ち上がりで 2.5V を通過するまでの時間を測定 3 回目の立ち上がりで 2.5V を通過する時刻を基準点 測定結果は メニューより View > SPIE Error og で確認 43

44 ( 参考 ) ファンアウト数の測定回路 ファンアウト数 1 の場合ここを測定 V(IN) が立ち上がりで 2.5V を通過する時刻から V(F1) が立ち下がりで 2.5V を通過するまでの時間を測定 ファンアウト数 2 の場合ここを測定 44

45 を小さくできない場合の対処 ファンアウトの大きい配線 ( グローバルな配線など ) や外部出力端子 ( パッド ) は 大きな負荷容量 を持つ 大きな は 小さなトランジスタで高速ドライブすることはできない インバータの多段接続により解決される IN 1 1 OUT IN 1 u u 2 u N-1 OUT u 1 1 u 2 1 u N-1 1 I 1 I x 1 x 1 の負荷のとき u N となる段数 N の多段接続を行う 従って N l x l u 1 トランジスタのサイズを u 倍にして縦続接続 I t d u ( ) u u 1 t 1 u d1 1 I 1 u t d1 ( インバータの入力容量 ) ( インバータの出力電流 ) ( 段目の遅延時間 ) 45

46 カスケード ドライバ = x 1 の負荷容量をドライブする N 段のカスケード ドライバの最適寸法は? 全遅延時間 td u u l l e x u t d N 1 l x td N u td1 u 1 lu 1 td1(1 ) lu 自然対数の底 IN t d1 を最小とする u を求める (5.1.8) 1 e e 2 e N-1 OUT 1 u 1 1 u 2 1 u N-1 1 実際には 1 ノードに属するゲート容量 gs が u N 倍されるとき ドレイン容量 ds は u N-1 倍となるため gs, ds の両方を考慮すると u = 3.6 くらいが最適 46

47 IO バッファ ( 入力 ) チップの構造 電源パッド コア ( 内部回路 ) 電源パッド IO パッド IO バッファ + 電源リング + パッド (Pad) 入力バッファ =ESD 回路 出力バッファ = カスケード ドライバ /IO GND/IOGND ( 通常 バッファと内部回路は電源が分かれているが省略した ) ESD (Electrostatic Discharge) 回路 47

48 IO バッファ ( 出力 ) PAD 内部回路 ( コア ) IN 特に高速にしたければ1 をドライブするカスケード ドライバを用意するとよい 1 1 Pad OUT OUT Pad Driver (Output Buffer) (W が大きいインバータでパッドの容量と外部配線の容量 をドライブ ) Pad Driver のレイアウト例 ( インバータ 1 段分 ) GND IN ( 入力と出力を制御信号で切り替えて使用する場合は トライステート バッファを使用 ) 48