PIDS 委員杉井寿博 ( リーター富士通 ) 井上靖朗 ( サフリーター三菱 ) 井田次郎 ( 幹事沖 ) 長島直樹 ( ソニー ) 只木芳隆 ( 日立 ) 麻殖生健二 ( 日立 ) 笠井直記 (Selete) 平本俊郎 ( 東京大学 ) 芝原健太郎 ( 広島大学 ) 澤田静雄 (

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こうたにいだ
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1 ロードマップの課題と今後のスケーリングについて [ 内容 ] 1. ロードマップ関連の課題 2. 今後のスケーリングについての調査 3. 新探求デバイスについて PIDS (Process Integration & Device Structures) WG 杉井 ( 富士通 ) 平本 ( 東京大学 )

2 PIDS 委員杉井寿博 ( リーター富士通 ) 井上靖朗 ( サフリーター三菱 ) 井田次郎 ( 幹事沖 ) 長島直樹 ( ソニー ) 只木芳隆 ( 日立 ) 麻殖生健二 ( 日立 ) 笠井直記 (Selete) 平本俊郎 ( 東京大学 ) 芝原健太郎 ( 広島大学 ) 澤田静雄 ( 東芝 ) 堀内忠彦 (NEC) 堀敦 ( 松下 ) 中村孝 ( ローム ) 安藤弥 ( 三洋 ) 田中研一 ( シャープ )

ロードマップ関連の課題 (1): LSTP-Tr 3 種類のトランジスタのロードマップを作成 High Performance (HP) Low Operation Power (LOP) Low Standby Power (LSTP) 動作周波数 Mobile Digital AV computing LSTP-Tr Tr.

3 ロードマップ関連の課題 (1): LSTP-Tr 3 種類のトランジスタのロードマップを作成 High Performance (HP) Low Operation Power (LOP) Low Standby Power (LSTP) 動作周波数 Mobile Digital AV computing LSTP-Tr Tr. Mobile Phone High-performance Server Network 消費電力 LOP-Tr Tr. HP-Tr Tr. 1/ τ (GHz) 約 3 倍の違い I sd (HP) 約 5 桁の違い 1/τ (HP) 1/τ (LSTP) I sd (LSTP) E+01 1.E+00 1.E-01 1.E-02 1.E-03 1.E-04 1.E-05 1.E-06 STRJ Year WS: March 4, 2003, WG6 Isd,leak (µa/µm)

4 2002 Update 版で LSTP のゲート長を変更ゲート長 (nm) 130nm ノードのゲート長調査 HP LOP LSTP 大オフ電流小 (10nA) (0.1nA) (0.001nA) Year of Production Gate length (HP) (nm) Gate length (LOP) (nm) Gate length (LSTP) ( nm) LSTP のゲート長スケーリングを 2001 ITRS から 1 年後退 DRAM ½ Pitch (nm) Gate length (LSTP) (nm) Update 版

5 2003 年版 LSTP-Tr に向けてハイ -k ゲート絶縁膜の導入時期を検討中 I sub I g GIDL I off = I sub + I g + GIDL 1/V th 1/exp(Tox phys ) オフ電流の低減には 1) しきい値を高く 2) ゲート酸化膜厚を厚く 3) ゲート長を長くが基本 1/Lg ゲートリーク電流 (A/cm 2 ) リークの計算値 2002 Update 版のリーク要求この点以降で破綻 2005 年からハイ k が必要年酸化膜換算膜厚 (nm)

6 ロードマップ関連の課題 (2): DRAM DRAM 技術ロードマップのアンケート調査と 2003 年版への提案目的大手 DRAM 生産会社の技術ロードマップと ITRS 2002 のロードマップとの差異の評価送付先日米韓欧の大手メーカー 7 社

7 調査項目 1. DRAM half pitch (minimum feature size : F ) 2. Cell size : Acell 3. Cell area factor : a [ Acell = af 2 ] 4. DRAM Product (bit) : b 5. Chip size : Achip 6. Area factor [ = Acell x b / Achip ] 7. Retention time 8. Storage Capacitance : Cs 9. Voltage of capacitor 10. Gate oxide thickness of cell transistor 11. Maximum word-line level 12. Effective electric field of gate insulator 13. Negative word-line use 14. Capacitor structure 15. Capacitor insulator material 16. Effective capacitor insulator thickness 17. Physical capacitor insulator thickness Overall Table PIDS Table FEP Table

8 アンケート結果と提案 (1) Half Pitch (nm) (1) DRAM half pitch ITRS2002 A B C D E F G Proposal Cell size (um^2) µm (2) Cell size 0.1µm 乖離大 ITRS2002 A B C D E F G Proposal 一社のみが ITRS 2002 より早い計画 2 社目はほぼ ITRS と同じ提案 ( 二番手ルール ) 年版と同じ年遅れ一社のみが ITRS 2002 より早い計画 2 社目はほぼ ITRS と同じ提案年遅れ年遅れ

9 アンケート結果と提案 (2) Cell Area Factor : a (3) Cell area factor F F F F ITRS2002 A B C D E F G Proposal (4) Capacitor 絶縁膜厚 STC DRAM storage cell dielectric(nm) nm@ 2004 乖離大 1nm@ ITRS Proposal 6F 2 の導入 ITRS2002 提案 2003 年 2005 年 (2 年遅れ ) 4F 2 の導入 ITRS2002 提案 2013 年 2016 年 (3 年遅れ ) Teff 1nm 以下の絶縁膜の導入 ITRS2002 提案 2004 年 2007 年 (3 年遅れ ) Teff 0.2nm 以下の技術は不透明

10 PIDS からの 2003 年版 DRAM-RM への提案 DRAM ハーフピッチ 2008 年までは 2002 年版を踏襲 2010 年以降は 1~2 年遅延セルサイズ & セルエリアファクタ 6F 2 の登場は 2 年の遅れセルサイズ大チップサイズ大 Capacitor 絶縁膜厚 1nm 以下の絶縁膜導入は 2007 年 (3 年遅れ ) 0.2nm 以下絶縁膜導入は不透明セルサイズのシュリンクシナリオの遅れの要因 (Cs 25fF 確保困難 )

11 今後のスケーリングの課題について調査トランジスタ特性オン電流の低下混載SRAM しきい値バラツキの増大アナログ混載ノイズの増大 20 nm ソフトエラー中性子Soft Error Rateの増大

12 スケーリングの課題 : オン電流が減少オン電流, I on (µa/µm) [ 学会発表から抽出 ] / / T ox V dd L g :70-100nm I ( on 学会 ) nm nm テクノロジノード (nm) I on (2002 ITRS) nm ゲート酸化膜厚, T ox (nm) 電源電圧, V dd (V)

13 スケーリング以外の新規テクノロジでオン電流増大を図る試みが重要オン電流 (Vs) x (1/Tox) x (Vdd - Vth - ΔV) Substrate Strain control Metal gate Multi-Tox High-k Metal gate Strain control High-k Gate oxide Multi-Vth Multi gate oxide 1.0nm(UHS) 1.8nm (LSTP) 3nm (I/O) Multi Vth 0.1V (UHS) 0.3V (STD) Substrare

14 例 1) 基板面方位によるオン電流増大電流の流れる結晶方位によるキャリア速度の改善目的結晶内のキャリア流れる方位による速度向上の活用を図る結晶方位の使い方の分類主面の面方位 : (100) (110) (111) オリフラの方位 ( ウエハ面内での回転 ) : <110> <100> 1999 年三菱よりオリフラの回転の結果を報告 2001 年東北大学大見研より (110) 面ウエハの活用を報告 2002 年東芝より (110) 面ウエハでGmの向上を報告 2002 年富士通より<100>オリフラStrained SiGeの報告

15 目的例 2) Tox 薄膜化によるオン電流増大薄膜化によるゲートリークを抑えながらゲート容量の増大を図る比誘電率の大きい材料の導入酸化膜から窒化酸化膜へさらに high-k 材料の導入へ Matsusita 課題窒化による NBTI 信頼性の低下 high-k 材料導入による移動度の低下 high-k 材料と Si との反応を抑える界面層の制御 high-k 材料の耐熱性

16 ハイ k によるゲート絶縁膜の薄膜化断面 TEM 像 (Poly-Si/HfO2/Si-sub.) ゲートリーク電流 (A/cm 2 ) nm 2.3nm 10-6 ゲートリーク特性 SiO nm 2.5 nm pmos nmos HfO ゲート電圧 (V)

混載 SRAM セルサイズのトレンド 100.00 SRAM Cell Size ( µm 2 ) 10.00 1.00 0.10 LSTP LOP 1.

17 混載 SRAM セルサイズのトレンド SRAM Cell Size ( µm 2 ) LSTP LOP 1.11 µm 0.90 µm Technology Node (nm) Sub-1µm 2 SRAM Cell for 90 nm node

18 スケーリングの課題 :V : th バラツキの増大近接トランジスタ (Tox L W が同一と仮定 ) においてもチャネル不純物分布のゆらぎによって Vth 差が生じる [1] 1 [1]T.Mizuno, et al, IEEE T-ED vol.41, p.2216, σ(vth)= q 0.75 εsi 0.25 εox -1 φb 0.25 Tox N 0.25 (Leff Weff) ( 電界一定スケーリングファクタ : k -1 k 0.25 k 1 = k 0.25 ) Gaussian σ(vth) Log σ(vth) σ(vth) Vth Tox Log N 1 / L W

19 SRAM セル TrのV th バラツキの予測 Node nm V dd V (L W) µm A mv µm σ exp. (V th th )mv σ exp. (Vth) = A (L W)-0.5

20 スケーリングの課題 : ノイズの増大 10k 1k 100 アナログ混載 SoC の規模推移アナログ素子数 / チップ 100k ~ 98 年大規模化 100 1k 10k 100k 1M 10M ゲート数 / チップアナログ混載 SoC のスケーリングの問題点アナログ回路に影響する主要ノイズ - フリッカノイズ (1/f ノイズ ) - 熱雑音 - 基板ノイズ SN 劣化 SN (db) Scaling しない場合 Scaling した場合 Lg(nm) generation オーティオ機器の要求

21 スケーリングの課題 : 中性子 SER の増大ソフトエラーを引き起こす放射線 : 1)α 線 2) 熱中性子 (B 10 の捕獲反応 ) 3) 高エネルギー中性子プロセスでの改善可能? 2 次イオン層間絶縁膜メタル配線ストアノード宇宙線中性子核破砕反応核破砕反応 Si 原子核核外への ~ 7fm 核子 (p,n) 放出励起残留原子核 Si 原子核ゲート電極空乏層 p ウェル素子分離膜蒸発軽イオン (D,T,α,..) p-sub 残留核 (Mg, Al, Na,...>100 核種 ) ~500km 50km 20km 海面電離層成層圏対流圏銀河系中心からの超高エネルギー重イオン線大気との核反応磁気北極地球地球ソフトエラー LSI ソフトエラー大気との核反応大気シャワー太陽磁場の磁力線大気シャワー伊部他 : 応用物理第 70 巻 11 号 p 地球磁場の磁力線

22 SER に対するスケーリングインパクトスケーリング : 微細化低電圧化 + 要因 - 要因メモリサイズ縮小による実効断面積減少臨界電荷量減少 2 次イオンによるマルチビット不良メモリ集積度増大オンチップメモリの使用比率増大中性子 SER に関する定量データ不足高精度高能率な試験方法標準化必要スケーリングに関わる精査必要

23 まとめ : PIDS の展望スケーリング / 新材料 / 新構造フェーズ個々のデバイスの高性能化でシステムを高性能化混載フェーズ高機能化でシステムを高性能化 CMOS ベースのデバイス Analog Logic SRAM DRAM FLASH SoC Fujitsu is NO 1 FR20 新探求デバイス新概念で高機能化

24 新探究デバイス --- Emerging Research Devices (ERD) --- 平本俊郎東京大学生産技術研究所目的 : ロードマップの延長上あるいはロードマップを越える新概念の研究発明を加速状況 :2002 年 Update では変更なし. 現在 2003 年版に向けて活動中分類 : ノンクラシカル CMOS メモリ / ストレージ新ロジックデバイス新アーキテクチャ

25 ERD の検討状況 1.Short Term ( ) ノンクラシカル CMOS メモリ & ストレージ S 値, 移動度,Ion などの Tr. の特性改善それぞれに技術の性能を数字で表す. 2.Long Term ( ) Logic and Architecture (Non-CMOS) ポテンシャルを考慮. 課題と弱点を明記 3. ワイヤレス技術 (RF/ アナログ, 化合物半導体を含む ) ロジック, メモリに次ぐテクノロジードライバー

26 ノンクラシカル CMOS(2001 年版 ) r DEVICE CONCEPT APPLICATION/DRIVER ADVANTAGES SCALING ISSUES DESIGN CHALLENGES MATURITY TIMING ULTRA-THIN BODY SOI Fully depleted SOI -Improved subthreshold slope V t controllability -Si film thickness -Gate stack -Worse short channel effect than bulk CMOS -Device characterization -Compact model and parameter extraction Near Future BAND-ENGINEERED TRANSISTOR SiGe or Strained Si channel; bulk Si or SOI VERTICAL TRANSISTOR FINFET DOUBLE-GATE TRANSISTO Double-gate or surround-gate structure (No specific temporal sequence for these three structures is intended) Higher performance, Higher transistor density, Lower power dissipation -Higher drive current -Compatible with bulk and SOI CMOS -High mobility film thickness, in case of SOI -Gate stack -Integration -Device characterization -Higher drive current Lithography independent L g -Si film thickness -Gate stack -Integrability -Process complexity -Accurate TCAD including QM -Higher drive current -Improved subthreshold slope -Improved short channel effect -Stacked NAND -Si film thickness -Gate stack -Process complexity -Accurate TCAD including QM effect -Device characterization -PD versus FD -Compact model and parameter extraction -Applicability to mixed signal applications Development -Higher drive current -Improved subthreshold slope -Improved short channel effect -Stacked NAND -Gate alignment -Si film thickness -Gate stack -Integrability -Process complexity -Accurate TCAD including QM effect

27 ノンクラシカルCMOS(2001 年版 ) デバイス極薄膜 SOI ゲート n Si n SiO 2 バンドエンジニアリングゲート n n Si ゲート縦型 FinFET ダブルゲート n Si Si ゲートゲート n Si n コンセプト完全空乏型 SOI SiGe, ひずみ Si ( バルク,SOI) n ダブルゲートまたはサラウンドゲート利点 S 値電流駆動力電流駆動力 CMOS 互換プロセスリソに依存しない Lg 課題 SOI 膜厚薄膜の膜厚ゲート電極ゲート電極ゲート電極複雑なプロセス電流駆動力 S 値短チャネル効果ゲート電極複雑なプロセス電流駆動力 S 値短チャネル効果上下ゲート整合 SOI 膜厚など電子の流れ

28 新メモリデバイス (2001 年版 ) 記憶メカニズム MRAM 相変化メモリナノ浮遊ゲートメモリ単電子少数電子メモリ分子メモリ Gate Engineered barrier memory nod e + n + n Si W BIT WORD R デバイスタイプ巨大磁気抵抗磁気トンネル接合 OUM トンネルバリアナノクリスタル SET 分子 MEMS 双安定スイッチ導入時期導入時期 > 2005 不揮発性不揮発性不揮発性高速低消費電力高速 Endurance 非破壊読出し非破壊読出し > 2007 高集積消費電力 > 2010 高集積, 電力 3D 集積, Defect Tolerannt

29 新ロジックとアーキテクチャ (2001 年版 ) 新ロジックデバイス共鳴トンネル FET, 単電子トランジスタ, 単一量子磁束, 量子セルオートマトン, 分子デバイス新アーキテクチャ三次元集積, 量子セルラオートマタ,Defect Tolerant, 分子アーキテクチャ, 非線形セルラネットワーク, 量子計算

30 2003 年版 ERD デバイスのエントリーエントリーの変更ノンクラシカル CMOS - 別章へ :FDSOI とひずみ Si (Ultra-Thin Body SOI は残す ) メモリ (PIDS and FEP) - 別章へ : MRAMとPhase Change Memory - 新規 : キャパシタレス 1T DRAM と量子メモリロジック - 新名称 :1-Dimensional Structure? (CNT などを含む ) アーキテクチャ - 新名称 : スピントロニクス (RSFQ を含む ) - 別章へ : ウェハボンディングによる 3D 集積化

31 ERD デバイスの評価基準 Proposed Technology Evaluation Summary Table Device Spin 1Dchannel SET QCA Molecular Optical Performance System concept Thermo stability CMOS compatability Operating Temp Gain Statistical Variation Scalability Risk

スライド 1

スライド 1 Front End Processes FEP WG - - NEC 1 ITRS2006 update 2 ITRS vs. 2-1 FET 2-2 Source Drain Extension 2-3 Si-Silicide 2-4 2-5 1 , FEP Front End Processes Starting Materials: FEP Si,, SOI SOI: Si on Insulator,