Mixed Signal SOC Circuit Design

Size: px

Start display at page:

Download "Mixed Signal SOC Circuit Design"

ひでよりあさぶき
4 years ago
Views:

1 AT-2. 微細化プロセスでのアナログ設計技術松澤昭東京工業大学大学院理工学研究科 A. Matsuzawa, Titech 1

2 AT-2. 微細化プロセスでのアナログ設計技術 13:00-13:35: 微細低電圧 SoC 時代のアナログ技術松澤昭 ( 東工大 ) 13:35-14:10 : 高速低電力 A/D 変換技術 ( 予稿なし ) 川人祥二 ( 静岡大 ) 14:10-14:20 : 休憩 14:20-14:55 : SoC 用アナログ回路コア設計道正志郎 ( 松下電器 ) 14:55-15:30 : アナログ RF 用微細デバイス技術岡田健一 ( 東工大 ) 15:30-16:05 : SoCにおけるデジタルノイズ永田真 ( 神戸大 ) A. Matsuzawa, Titech 2

3 現代におけるアナログ技術の役割 A. Matsuzawa, Titech 3

4 デジタルネットワーク社会デジタルネットワーク化に伴いアナログ RF 混載技術が重要になっている DAB IEEE 1394, USB, Blue tooth, Wireless LAN CS/BS Digital TV ITS ADSL, FTTH Network HII Station Digital TV Ethenet Home network W-CDMA Home Server DVC DVD A. Matsuzawa, Titech 4

5 アナデジ混載 CMOS LSI の一例 5G RF LAN 様々なアナデジ混載 LSIが必要とされている AFE for Digital Camera 12b 50MHz ADC 2ch 12b 50MHz DAC 2ch Digital network 1394b (1GHz) 12b 20MHz ADC+AGC AFE for ADLS 12b 20MHz ADC+DAC 2GHz RF CMOS A. Matsuzawa, Titech 5

アナデジ混在信号処理アナデジ混在型信号処理は殆どのシステムに用いられている SoC への搭載が必須デジタル放送通信ネットワーク (DTV, ADSL, Ethernet, USB など ) デジタル記録 (HDD, DVD, DVC など ) デジタルカメラやディスプレーなどの入出力 Variable Variable Gain Gain Amp.

6 アナデジ混在信号処理アナデジ混在型信号処理は殆どのシステムに用いられている SoC への搭載が必須デジタル放送通信ネットワーク (DTV, ADSL, Ethernet, USB など ) デジタル記録 (HDD, DVD, DVC など ) デジタルカメラやディスプレーなどの入出力 Variable Variable Gain Gain Amp. Amp. Analog Analog Filter Filter A A to to D D Converter Converter Digital Digital FIR FIR Filter Filter Viterbi Viterbi Error Error Correction Correction Data Out DVDのピックアップ信号 Data In ( 多くの誤りを含む (Erroneous) ) Pickup signal Voltage Voltage Controlled Controlled Oscillator Oscillator Clock Clock Recovery Recovery Analog circuit Data Out アナデジ信号処理後の信号 (No error) Digital circuit A. Matsuzawa, Titech 6

7 現代のアナログの役割現代のアナログはデジタルが絶対にできない物理世界とのやりとりを受け持つデジタル処理が現実世界でうまくゆくようにサポートする役割クロック発生アナログ : Physical aspects デジタル : Meta-physics 絶対タイミングの発生外部世界無線通信 ( 心臓?) 有線通信 ( 光電気 ) ( 脳 ) デジタル回路信号処理制御アナログインタフェース記録画像映像神経器官 ( 目耳口 ) 電源エネルギーの供給絶対電圧の発生消化器官循環器官オーディオ駆動系センサー系 A. Matsuzawa, Titech 7

8 アナデジ混載 SoC:DVD の完全ワンチップ化高性能アナログ回路を搭載した SoC が開発されている 0.13um, Cu 6Layer, 24MTr CPU1 System Controller VCO ADC Gm-C Filter PRML Read Channel CPU2 Front-End Servo DSP AV Decode Processor Okamoto, et al., ISSCC 2003 Back -End IO Processor Pixel Operation Processor Analog Front End A. Matsuzawa, Titech 8

9 SoC による部品削減効果 VLSI の進展により従来 3 チップ必要だったものが 1 チップに集積可能になったこのためケース内部のボードは驚くほど簡単になっているこれが性能向上とコストダウンに寄与している 2000 年モデル 2003 年モデル A. Matsuzawa, Titech 9

10 マルチスタンダード化たくさんのワイアレス規格を携帯に実装する必要が出てくる The cellular phone needs 11 wireless standard in the future!! Multi-standards and multi chips IMT-2000 RF GSM RF IMT-2000 BB GSM BB Current Bluetooth RF GPS RF Bluetoth BB GPS BB MCU Power Unification Future Yrjo Neuvo, ISSCC 2004, pp.32 Reconfigurable RF RF 部分の統合 DSP BB 部分の統合 A. Matsuzawa, Titech 10

11 ワイアレス SoC の時代へアナログ RF 回路から微細低電圧 CMOS を用いたデジタル型アーキテクチャへ Wireless LAN, a/b/g 0.25um, 2.5V, 23mm 2, 5GHz Discrete-time Bluetooth 0.13um, 1.5V, 2.4GHz SoC 化デジタル化低電圧化アナログ RF 回路 M. Zargari (Atheros), et al., ISSCC 2004, pp.96 K. Muhammad (TI), et al., ISSCC2004, pp A. Matsuzawa, Titech 11

12 微細低電圧 SoC のアナログの課題と対策 A. Matsuzawa, Titech 12

13 アナログの課題 1V 程度の低電圧動作ばらつきの増大面積縮小困難によるコスト増開発 TAT の増大デジタルノイズ A. Matsuzawa, Titech 13

14 ワイアレスシステム用 ADC mW ワイアレスシステムには高性能 ADC が求められる信号帯域 (MHz) UWB 200mW 30mW 現行パイプライン型今後の方向 WCDMA 40mW g b CDMA mW 現行の ADC はほとんどが 3V, 2.5V, 1.8V などの 1V 以上の電圧を用いている現行 ΣΔ 型既学会発表 0.1 GSM 分解能 (bit) A. Matsuzawa, Titech 14

15 今後の SoC の動作電圧今後は内部コアTrでも1V 前後の動作電圧で推移急激には低下しないコアトランジスタを用いてもかなりのアナログ回路は構成可能と思われる ITRS 2003より Design Rule 動作電圧 (V) Analog High Analog Low Digital High デザインルール (nm) Digital Low (Low leak) A. Matsuzawa, Titech 15

16 低電圧アナログ回路低電圧アナログ回路もできないことはないが 1.2V V dd 1.2V V dsatp3 V dsatp1 V dd V bp1 V dsatp3 V dsatp1 V bp1 V bp3 V in+ V dsatp4 V tp V dsatp2 V out- V in+ V dsatp4 V tp V dsatp2 V bp2 V dsatp5 V out- v in- V dsatn2 V v in- out+ V dsatn2 V out+ V o =1V pp V bn2 V o =1.6V pp V dsatv1 V dsatn3 V bn1 V dsatv1 V bn1 DC gain=70db GBW=10GHz 90nmCMOS DC gain=90db GBW=5GHz 90nmCMOS A. Matsuzawa, Titech 16

17 90nm 技術の効果低電圧動作問題を解決すれば 90nm を用いて 8bit で 1GHz, 10bit で 800MHz 程度の ADC が実現可能かもしれない 0.25um 技術では 200MHz の変換速度が限界である 1.20E+10 Ids-GBW 特性パイプライン型 ADC の変換周波数は GBW の約 1/ E E+09 90nm プロセス GBW: 10GHz 変換周波数 : 1GHz GBW[Hz] 6.00E E E um プロセス GBW: 2GHz 変換周波数 : 200MHz 0.00E E E E E E-03 Ids[A] 90nm(CL=100fF) 90nm(CL=200fF) 0.25μm(CL=100fF) 0.25μm(CL=200fF) A. Matsuzawa, Titech 17

18 低電圧動作の本質的な課題アナログ回路の熱雑音は kt/c ノイズで規定されるノイズ電力は容量に反比例する信号振幅が小さくなると必要容量が大きくなり高速化低電力化を阻害する SNR ( db ) = 2 CVFS 10 log 8nkT 2 v n = kt C V ref =1.0V とすると 10bit: 0.1pF 12bit: 2pF 14bit: 30pF V ref =2.0V とすると 10bit: 0.025pF 12bit: 0.5pF 14bit: 8pF A. Matsuzawa, Titech 18

19 ΣΔ 型 ADC ΣΔ 変調はノイズを高域に拡散できるため高速動作が実現できれば高 SNR が得られる 5 次の ΣΔ 型 ADC 動作周波数 / 信号帯域を 64 倍に取れば 80dB 以上の SNR が得られる ΣΔ 変調はノイズを高域に拡散できる信号伝達関数 (STF) ノイズ伝達関数 (NTF) A. Matsuzawa, Titech 19

20 MOS の V T ばらつきと 1/f ノイズ MOS の V T ばらつき係数は飽和する 1/f ノイズ係数は穏やかに減少 ΔV TH ( mv ) 1 2 T ox ( nm) + 2 LW ( μm) TOX V flick ( uv / Hz ) = 2 LW ( μm 2 (nm) ) f ( Hz ) C. H. Diaz, et al., CMOS Technology for MS/RF SoC, IEEE Tran. Electron Devices, Vol. 50, No.3, March, A. Matsuzawa, Titech 20

21 微細化とノイズドレイン抵抗微細化とともに熱雑音係数は増大微細化とともにドレイン抵抗が下がり利得が取りにくくなる 1/5! A.J. Annema, JSC 2005, pp A. Matsuzawa, Titech 21

22 CMOS の高周波化とアナログの困難さ微細化により MOS の高周波特性は向上し高周波応用が可能になったしかし電源電圧の低下はダイナミックレンジの低下を招きアナログ混載を難しくしている Frequency (Hz) 100G 50G 20G 10G 5G 2G 0.35 um Cellular Phone 0.25 um 0.18 um CDMA 0.13 um f T 5GHz W-LAN f T : CMOS f T : Bipolar (w/o SiGe) /10 (CMOS ) RF circuits f T /60 (CMOS ) Digital circuits Performance (Log) Integration Speed 1 2 L 1 L 1.5 1G 500M 200M 100M Year IEEE 1394 D R/C for HDD Scaling 1 Design Rule A. Matsuzawa, Titech 22 (Log) Dynamic range 1.5 L

ばらつきの抑制 : デジタル補正技術微細化技術を用いると周波数特性が向上し低消費電力になるがばらつきが増大する

5V, 17mW, 0.1mm 2, 0.13um 0.5 LSB INL, SFDR=82dB at 0.

23 ばらつきの抑制 : デジタル補正技術微細化技術を用いると周波数特性が向上し低消費電力になるがばらつきが増大するそこでデジタル補正技術でこれに対処することが盛んになっている微細化によりデジタル部のオーバーヘッドが小さくなっている Y. Cong and R. L. Geiger, Iowa state university, ISSCC b 100MS/s DAC 1.5V, 17mW, 0.1mm 2, 0.13um 0.5 LSB INL, SFDR=82dB at 0.9MHz, 62dB at 42.5MHz +/- 9 LSB +/- 0.4 LSB 面積 : 1/50 消費電力 : 1/20 Digital Calibration A. Matsuzawa, Titech 23

24 面積縮小困難によるコスト増アナログ回路特にインダクタなどの受動部品の面積の縮小は困難だがこれを放置すると微細化とともにコストアップを生じてしまう微細化 SoC 時代にはアナログ面積の削減が大きな課題である I/O Analog 0.35um 0.25um 0.18um 0.13um Chip area Digital A. Matsuzawa, Titech (0.35um : 1) Wafer cost increases 1.3x for one generation 0.35um 0.25um 0.18um 0.13um Chip cost

25 製品サイクルの短期化製品サイクルの短期化に対応した迅速かつ正確なアナログ開発が求められる 12 Mon 12 Mon 12 Mon 6 Mon 6 Mon 3 Mon Sales (A.U) 6x DVD ROM 8x DVD ROM 16x DVD ROM 12x DVD ROM Combo Combo First DVD ROM 2.6G RAM 2 nd G 2.6G RAM 4.7G RAM 97 Time A. Matsuzawa, Titech 25

26 アナログ EDA の階層統合化された設計フローとデータベースが必要上流混在システム設計フォワードパス設計フローバックパスデータベース機能モデル IP IP アナデジ混載 SoC 開発体系アナログ回路設計デバイスパラメータ下流レイアウト設計セルセル LPE LPEデータポストレイアウト検証 ( ノイズ検証を含む ) LSI 試作 A. Matsuzawa, Titech 26

27 アナログ機能記述言語を用いた設計 Example: Analog Front End chip for ADSL system. LNA Output driver Buffer Buffer D/A Filter Filter A/D VCXO cont. Control logic A. Matsuzawa, Titech 27

28 アナログ機能設計アナログの場合も回路設計の前に機能設計を行う. Analog: Verilog-A Logic: Verilog-D Analog behavioral model A. Matsuzawa, Titech 28

仮想 LSI を用いたアナデジ混載システム検証回路設計の前にアナログを含むシステムの機能検証を十分に行うことが重要 Matlab DMT modulation Matlab DMT demodulation Conste llation ENC IFFT FIR Virtual LSI

29 仮想 LSI を用いたアナデジ混載システム検証回路設計の前にアナログを含むシステムの機能検証を十分に行うことが重要 Matlab DMT modulation Matlab DMT demodulation Conste llation ENC IFFT FIR Virtual LSI Verilog-AMS FIR FFT Conste llation DEC Matlab is used as a soft DSP > 66dB Q I MTPR TEST (DMT Carrier hole) QAM constellation A. Matsuzawa, Titech 29 f

30 デジタルノイズアナデジ混載 SoC 時代にはデジタルノイズ対策が重要になるデジタル LSI 内部では論理ゲート回路群が高密度に配置配線大規模回路動作により電源 / グラウンド配線電位が変動 A. Matsuzawa, Titech 30

31 SoC 開発における様々な技術分野の力の結集 SoC の開発はシステムから工場までの最適化が必要である Reliability High Idd Low Ioff Low-k Cu STI Analog Cell height HP Analog HP I/O Device Process Cell Lib. High yield Quick ramp-up Analog control Fab Mixed signal Clocking Power routing SoC Design Future demands, issues, and solutions Package Mixed signal Large system s verification System EDA Test POE Low inductance EMI sim Cross-talk sim Mixed signal sim Iddq test Wafer burn-in Mixed signal A. Matsuzawa, Titech 31

32 今後の方向性 A. Matsuzawa, Titech 32

33 ワイアレスシステム仕様の動向ワイアレスシステムは広帯域低ダイナミックレンジの方向へ 150 主なワイアレスシステムの信号帯域と位相ノイズ N-CDMA, 98 位相ノイズ 1MHz) PDC, 93 PCS, 95 GSM, 92 PHS, 95 技術動向 DECT, 92 W-CDMA 01 WLAN (.11b) 99 WLAN (.11a) 99 Bluetooth, 信号帯域 (MHz) A. Matsuzawa, Titech 33

34 まとめと今後の方向性デバイス動向微細化高速高周波広帯域化低電圧化ばらつきノイズの増大面積コストアップ回路動向高速高周波広帯域化高利得困難高ダイナミックレンジ困難高精度化困難システム動向高速高周波広帯域化低ダイナミックレンジ化マルチバンドマルチスタンダード化 SoC 化低コスト化省面積化短開発 TAT テスト容易化ノイズ耐性強化今後の方向性デジタル技術の徹底活用デジタル制御補正の活用 ( ばらつきや不安定性の克服と最適化 ) ΣΔ 変調技術による高精度化本質的に必要なアナログのみを残すインダクタなどの受動部品の削減微細化による高速高周波広帯域化を活かす A. Matsuzawa, Titech 34

35 最近のワイアレス LSI アナログ RF 回路から微細低電圧 CMOS を用いたデジタル型アーキテクチャへ Wireless LAN, a/b/g 0.25um, 2.5V, 23mm 2, 5GHz Discrete-time Bluetooth 0.13um, 1.5V, 2.4GHz SoC 化デジタル化低電圧化アナログ RF 回路アナログリッチでインダクタだらけの設計 M. Zargari (Atheros), et al., ISSCC 2004, pp.96 アナログを最小にしデジタルを活用した設計 K. Muhammad (TI), et al., ISSCC2004, pp A. Matsuzawa, Titech 35

今後のワイアレスシステムアナログ回路をできるだけデジタル回路に置き換える方向 90nm 程度の微細低電圧 CMOS を用いた高性能性能可変 ADC の開発が鍵になるデジタルアーキテクチャ LNA Sampled data LPF 性能可変 ADC LPF Quantizer

36 今後のワイアレスシステムアナログ回路をできるだけデジタル回路に置き換える方向 90nm 程度の微細低電圧 CMOS を用いた高性能性能可変 ADC の開発が鍵になるデジタルアーキテクチャ LNA Sampled data LPF 性能可変 ADC LPF Quantizer Digital processing Mixer LPF 1-5GHz OSC Synthesizer 1-5 GHz K. Muhammad (TI), et al., ISSCC2004, pp.268 サンプリングミキサー A. Matsuzawa, Titech 36

37 デジタルアーキテクチャワイアレスシステムのデジタル化は急速に進展しているこの開発は単なるデジタル技術ではだめで微細低電圧超高速アナログ技術が不可欠であるデジタル PLL デジタル VCO ポーラー TX TI, ISSCC 2005, pp A. Matsuzawa, Titech 37

38 アナデジ混載技術の方向性現在はアナログがデジタル技術を支えている今後はデジタル技術をアナログのために活用することが重要アナデジ混在エッグデジタルの殻 : 一見不要だがこれがないと卵を食べられないアナデジ混在信号処理 ΣΔ 変調技術デジタル制御補正アナログの黄身と白身 : おいしいがデリケート A. Matsuzawa, Titech 38

Mixed Signal SOC Circuit Design

Mixed Signal SOC Circuit Design 1 STRJ WS: March 4, 2004 STRJ WS: March 4, 2004 2 STRJ WS: March 4, 2004 3 STRJ WS: March 4, 2004 4 DVD TV 12 LSI () STRJ WS: March 4, 2004 5 PC, Flash, CCD 2003.10.27pp.129-130 STRJ WS: March 4, 2004