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さみおいもり
5 years ago
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1 1-1 情報デバイス工学特論第 1 回 CMOS 集積回路概観

2 1-2 目的現在の LSI の主流デバイスであるシリコン CMOS 集積回路を理解する素子の製法 ( プロセス ) から動作原理 ( デバイス ) 素子の使い方 ( 回路 ) まで総合的に理解する

3 半導体集積回路 LSI : Large Scale Integrated Circuit 1-3 チップウエハ現在は直径 12 インチ (30cm) のウエハが用いられているパッケージチップワイヤパッケージ

4 1-4 半導体集積回路の歴史素子数 ( 個 / チップ ) 3 年で 4 倍 Moore の法則最小加工寸法 (nm) 15 年で 1/10 pmos nmos CMOS バイポーラトランジスタ真空管極真空管 1947 トランジスタ 1946 ENIAC 1959 プレーナ技術 1962 MOSFET 1971 メモリマイクロプロセッサ

5 トランジスタの最初の目標は電界効果型トランジスタ (FET: Field Effect Transistor) にあった偶然バイポーラトランジスタを発明 (1947) プロセスの進歩により FET の性能が向上 LSI としてのバイポーラトランジスタが終焉 (1990 年代 ) 現在はロジック回路アナログ回路ともに LSI のトランジスタは CMOSFET 相対性能 Bipolar uni-processor 5 年で 2 倍年 CMOS uni-processor 5 年で 10 倍大型計算機の性能推移 1-5 ベースエミッタコレクタソースゲートドレイン n + ベース幅 p n - SiO 2 n + n + n + p バイポーラトランジスタゲート長 ( チャンネル長 ) p MOSFET n + : 高濃度半導体としてよりも導体の特性が用いられる

1-6 最初のコンピュータ ENIAC 最初のマイクロプロセッサ 4004 現在のマイクロプロセッサ Core 2

com/ http://www.intel.co.jp/technology/4 5nm/index.htm?

2,300 個トランジスタ 410,000,000 個面積 1,000,000 cm 2 (60 畳 ) 0.

6 1-6 最初のコンピュータ ENIAC 最初のマイクロプロセッサ 4004 現在のマイクロプロセッサ Core 2 (Penryn) nm/index.htm?iid=tech_sil+45nm 発表年素子数真空管 18,800 本トランジスタ 2,300 個トランジスタ 410,000,000 個面積 1,000,000 cm 2 (60 畳 ) 0.12 cm cm 2 消費電力 150,000 W 1 W 65W 処理速度 ~ 0.05 MIPS 0.06 MIPS MIPS

7 n 型 MOSFET Metal-Oxide-Semiconductor Field Effect Transistor 1-7 ソースゲートドレイン多結晶シリコン絶縁膜 ( 酸化膜 ) n + n + p 基板ソース : 電子を供給 (source= 源 ) ゲート : 扉 (gate) を開くドレイン : 電子を導く (drain= とい下水管 )

8 S G D 1-8 n + n + P 空乏層 SiO 2 /Si 界面 p 基板エネルギー伝導帯 V GS + フェルミエネルギー価電子帯正孔電気的中性空乏層電気的中性電子空乏層電気的中性蓄積層反転層蓄積領域空乏領域反転領域アクセプター ( 負イオン ) 電子正孔

9 n 型 MOSFET 1-9 ソースゲートドレイン金属絶縁膜 n n p ソース (0V) ゲート (0V) ドレイン (> 0V) どちらかのダイオードが逆バイアスとなるのでソースドレイン間に電流が流れないゲートに正の電圧を加えると半導体表面に電子が誘起されるコンデンサーとして働く +Q ゲート (1.3V) n p n Q ソース (0V) ドレイン (> 0V) ソースドレイン間に電流が流れるようになる

10 p 型 MOSFET 1-10 ソースゲートドレインゲート - ソース間電圧 = 0V p + n p + 基板ゲートソースドレインゲート-ソース間電圧 = 負電圧ゲートに負電圧を加えることにより界面に正孔が誘起ゲートソースドレイン

11 ソースドレインどっちがどっち? 1-11 電流はゲート - ソース間電圧で決まりゲート - ドレイン間電圧にほとんど依らない n + n + p 形は対称動作は全く違う nmosfet の場合電圧が高い方をドレイン低い方がソース V D > V S p + p + n pmosfet の場合電圧が低い方をドレイン高い方がソース V D < V S 動作によっては時間と伴にソースドレインが入れ替わることも

12 CMOS (Complementary MOS) 同一基板に nmosfet と pmosfet を集積 1-12 B S G D S G D B p + n + n + p + p + n + n p nmosfet pmosfet 通常 p 基板 n-well この場合 nmosfet の基板電位 V B はすべての nmosfet で共通 pmosfet の基板電位 V B に関してはそれぞれの pmosfet に独立したバイアスを加えることができるが大きな容量が付くため高速に変化させることができずまた動作が不安定になりやすい通常は nmosfet の基板電位 V B は最も低い電源電圧に pmosfet の V B は最も高い電源電圧に接続しすべての nmosfet すべての pmosfet で共通とする

13 CMOS トランジスタ記号 1-13 B S G D S G D B p + n + n + p + p + p + n p nmosfet pmosfet G D S D G S D S npn, pnp との対応でバイポーラトランジスタ回路に慣れた人にはなじみ易い. 本講義はこの記法を用いる G S B G D B = p n G D S G S D 区別が付き易く書き易いディジタル回路的な記法

14 相補型 MOS 回路 CMOS(Complementary Metal-Oxide-Semiconductor) インバータ 1-14 V DD : 電源電圧 V DD V DD pmosfet ゲートソース間電圧 0 v IN v OUT V SS V DD V DD V SS nmosfet ゲートソース間電圧 0 + V SS : 接地 V SS V SS 注 ) 本講義では矢印の先から元の値の差を矢印の値とする V 2 V V 1 V = V1 V2

15 相補型 MOS 回路 CMOS (Complementary Metal-Oxide-Semiconductor) インバータ 1-15 V DD : 電源電圧 v OUT V DD v IN v OUT V SSVSS V DD v IN V SS : 接地入力電圧が多少変動しても一定の出力が得られる

16 1-16 トランジスタを使っていろいろな電子回路を構成できるロジック回路アナログ回路メモリ回路

17 このような半導体集積回路はどのようにして作られるのだろうか? 1-17 チップウエハ ~ 1 cm 現在は直径 12 インチ (30cm) のウエハが用いられている複数のウエハ ( 例 :25 枚 ) を単位 ( ロットと呼ぶ ) に製作

シリコンウエハの製法多結晶シリコン ( ナゲット ) 種結晶単結晶単結晶引き上げ (CZ

単結晶シリコンインゴット育成の完了した単結晶シリコンインゴットはこの様な形状をしています

外周研削加工規定の長さに切断し規定の直径に外周を研削します外周の一部に結晶方位を示す平面

18 シリコンウエハの製法多結晶シリコン ( ナゲット ) 種結晶単結晶単結晶引き上げ (CZ 法 : チョクラルスキー法 ) CZ 法では引き上げ装置内にヒーター石英ルツボ多結晶シリコンをセットし不活性雰囲気の減圧下で加熱溶融し種結晶を付けて徐々に引き上げることで単結晶を育成します 1-18 石英ルツボ単結晶シリコンインゴット育成の完了した単結晶シリコンインゴットはこの様な形状をしています φ200mm ウェーハ用の結晶の場合インゴット一本の重量は 60~100kg にもなります外周研削加工規定の長さに切断し規定の直径に外周を研削します外周の一部に結晶方位を示す平面 ( オリエンテーションフラット : オリフラ ) か溝 ( ノッチ ) を付与しますスライス加工 /process/step_01.html インゴットを黒鉛の保持治具に接着し回転する内周刃ダイアモンドブレードで 1 枚づつ切断します φ200mm 以上のスライス加工ではワイヤーソーへ移行しつつあります

19 半導体の工程 1-19 成膜レジスト塗布露光現像エッチングイオンインプラレジスト除去

20 成膜 1-20 CVD (Chemical Vapor Deposition) 化学気相成長法熱酸化熱プラズマ光 O 2, H 2 O ヒーターシリコンウエハ原料ガス化学反応真空排気石英菅石英棒を使って出入生成膜シリコンウエハシリコン酸化膜 (SiO 2 ) シリコンチッカ膜 (Si 3 N 4 ) シリコン (Si) O 2 Si O 2 SiO 2 t ox 0.44t ox 酸化前の Si 表面

21 ホトリソグラフィー (Photolithography) 1-21 原理は写真と同じホトレジスト ( 感光剤 ) を塗布ホトマスクを載せて露光する現像光 ( 紫外線 ) Si 基板ホトレジストホトマスク石英金属薄膜 ( 光を通さない ) 感光したホトレジストは現像液に溶けるように変化 ( ポジ ) ホトマスクの例この例ではレンズを通してマスクパターンを 1/5 に縮小して露光する. ホトマスクにはペリクルと呼ばれる防塵カバーが着けられている. ペリクル面はレンズの焦点からずれておりホコリやチリが着いてもレジスト上に結像しない残ったホトレジストをマスクにしていろいろな加工をする

22 エッチング 1-22 ウェットエッチングドライエッチング化学薬品に浸す名称組成エッチ速度酸化膜エッチフッ化アンモニウム : フッ酸 = 7 : 1 (25 ) 水 : フッ酸 = 10 : 1 (25 ) SiO nm/min SiO 2 35 nm/min シリコンエッチ硝酸 : フッ酸 = 100:1 Si 100 nm/min KOH: 水 = 4:6 Si 25 nm/min (111) 面はエッチングされない反応性イオンエッチング RIE (Reactive Ion Etching) ウエハ陰極プラズマ N ナイトライド膜エッチ Al エッチ抱水ヒドラジン : イソプロパノール : トリトン X = 500:50:1 (50 ) リン酸 ( ) リン酸 : 氷酢酸 : 硝酸 : 水 = 75:15:5:5 Si 8~18 nm/min 不純物濃度に依存 Si 3 N 4 5nm/min Al 50 nm/min 反応室内でエッチングガスに電磁波などを与えプラズマ化するウエハを置く陰極に高周波電圧を印加する試料とプラズマの間に自己バイアス電位が生じプラズマ中のイオン種やラジカル種が試料方向に加速されて衝突するイオンによるスパッタリングとエッチングガスの化学反応が同時に起こりエッチングが行える

: ウエハ全面に均一にイオンビームが当たるように磁界により上下左右にビームを動かすファラデーカップ : ビームのイオン数を計測 http://www1.ocn.ne.jp/~raichi/test/raichi/timp/timp.

23 質量分析マグネット加速菅イオンインプラ ( イオン注入 ) 四極子レンズエンドステーションイオン打ち込みとも言う 1-23 イオン源ソースマグネットガスボトルクライオポンプイオン源 : ガスのイオン化ソースマグネット : ガスのイオン化効率を高めるため磁界を加える質量分析マグネット : 磁界を用いて必要なイオンを選ぶ加速管 : イオンビームに必要なエネルギーを与える (20~200KeV) 四極子レンズ : 広がったビームを磁界により絞り込むスキャン : ウエハ全面に均一にイオンビームが当たるように磁界により上下左右にビームを動かすファラデーカップ : ビームのイオン数を計測イオン (B, P, As 等 ) B の場合 P, As の場合表面に薄い酸化膜をつけておくことが多いインプラ後ドーパントが Si 原子と置換して結晶構造を構成することが必要このため高温処理 ( ) を行う p 型半導体

24 MOS トランジスタの製造 1-24 平面トランジスタの配置は何枚かのホトマスクのパターンを転写することにより形成される ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) LSI の設計 : マスクパターン ( レイアウト ) が重要な要素プロセスを知らないと設計できないことが多い p 型半導体

25 MOS トランジスタの製造平面 1-25 ホトマスク ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) ホトリソグラフィーエッチング p 型半導体

26 MOS トランジスタの製造 1-26 平面 ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) 絶縁膜デポジッション研磨 (CMP) STI : shallow trench isolation p 型半導体

27 MOS トランジスタの製造 1-27 平面 ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) シリコン表面酸化多結晶シリコンデポジッション p 型半導体

28 MOS トランジスタの製造 1-28 平面 ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) ホトリソグラフィーエッチング p 型半導体

29 MOS トランジスタの製造 1-29 平面 ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) イオンインプラ p 型半導体

30 MOS トランジスタの製造 1-30 平面 ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) 絶縁膜デポジッション p 型半導体

31 MOS トランジスタの製造 1-31 平面 ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) ホトリソグラフィーエッチング p 型半導体

32 MOS トランジスタの製造 1-32 平面 ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) 金属デポジッション p 型半導体

33 MOS トランジスタの製造 1-33 平面 ( 多結晶シリコン ) 断面金属 (Al) 絶縁膜 (SiO 2 ) ホトリソグラフィーエッチング p 型半導体

34 1-34 集積度を上げるにはトランジスタを小さくしていかなければならない mm 最小加工寸法 (nm) 西暦年現在 :45nm Si 格子定数 (Si 原子間距離 )

35 微細化に伴って多くの問題が出たが様々な方法で回避 1-35 シリサイド金属ソース / ドレイン抵抗低減ゲート長 Si 3 N 4 self-aligned S/D contact High-k ゲート絶縁膜 SiO 2 SiON, Al 2 O 3, HfO 2, ZrO 2 pocket LDD(Lightly Doped Drain) 面積縮小ゲートリーク電流低減電界緩和歪 Si 引張力歪 Si 層 SiGe 層引張力による電子の速度増大

36 1-36 6nm Si 原子 15 個を並べた長さゲート長 6nm B. Doris, et al. (IBM), International Electron Device Meeting (IEDM) Technical Digest, 10.6, 2002 研究所でゲート長 6nm のトランジスタが試作され動作を確認少なくとも 2025 までは現在の LSI の進歩は続く最小加工寸法 (nm) 西暦年現在 :45nm 1mm Si 格子定数 (Si 原子間距離 )

37 現在の LSI は配線形成に製造の半分以上がかかっている配線に関する技術的な課題も大きい 1-37 M6 配線 M5 M4 VIA ( 上下の配線を接続 ) M3 M2 M1 n + n + p p + p + n トランジスタ

Microsoft PowerPoint - 集積デバイス工学２.ppt

Microsoft PowerPoint - 集積デバイス工学２.ppt チップレイアウトパターン ( 全体例 ) 集積デバイス工学 () LSI の製造プロセス VLSI センター藤野毅 MOS トランジスタの基本構造 MOS トランジスタの基本構造絶縁膜絶縁膜 p 型シリコン断面図 n 型シリコン p 型シリコン断面図 n 型シリコン破断面破断面トランジスタゲート幅 W 平面図 4 トランジスタゲート長 L 平面図 MOS トランジスタ (Tr) の構造