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- ゆき あきくぼ
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1 LatticeXP2 LatticeXP2 TM isplever (Tag) RAM (EBR) PFU FPGA sysmem RAM (EBR) PFU RAM RAM RAM FIFO ROM EBR LUT PFU RAM RAM ROM EBR RAM PFU RAM isplever IPexpress TM 2 IPexpress IPexpress 1 IPexpress LatticeXP2 2 (PFU) RAM (PFF) PFU RAM ROM PFF ROM PFU PFF 2 sysmem EBR LatticeXP2 2 sysmem EBR 18K sysmem RAM ROM LatticeXP LatticeXP2 XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 EBR EBR EBR (bit) RAM (bit) (bit) LatticeXP sysmem UG
2 10-1 LatticeXP2 IPexpress IPexpress LUT 1 RAM (RAM_DQ) EBR RAM (RAM_DP_TRUE) EBR RAM (RAM_DP) EBR (ROM) EBR (FIFO_DC) EBR RAM (Distributed_SPRAM) PFU RAM (Distributed_DPRAM) PFU ROM (Distributed_ROM) PFU/PFF (SSPIA) TAG IPexpress LatticeXP2 ( ) LatticeXP sysmem UG
3 Tools > IPexpress LatticeXP IPexpress 10-2 IPexpress (Module Tree) 10-2 EBR EBR_Components PFU Storage_Components 512 x 16 EBR RAM EBR_Components RAM_DP 10-3 LatticeXP sysmem UG
4 10-3 IPexpress RAM (RAM_DP) (Device Family) (Macro Type) (Category) (Module_Name) IPexpress Project Path (Browse) Module Name Design Entry, Verilog VHDL VHDL Schematic/VHDL VHDL Verilog-HDL Schematic/Verilog-HDL Verilog HDL Device LatticeXP2 (Customize) 10-4 RAM LatticeXP sysmem UG
5 10-4 RAM (RAM_DP) Configuration (Configuration) RAM_DP 512x16 RAM (True) RAM RAM EBR RAM Enable Output Registers EBR RAM (Reset Mode) GSR Global Set Reset Enable GSR Memory File RAM ROM 16 Hex Addresses Hex Generate Verilog VHDL Load Parameters IPexpress <module_name>.lpc Load Parameters LatticeXP sysmem UG
6 *.lpc Verilog-HDL/VHDL EBR RAM (RAM_DQ) EBR RAM RAM_DQ LatticeXP2 EBR IPexpress EDIF Verilog-HDL VHDL IPexpress EBR IPexpress GUI EBR EBR 1 EBR 1 EBR EBR RAM 10-2 IPexpress EBR RAM_DQ 10-2 EBR EBR Clock CLK ClockEn CE High Address AD[x:0] Data DI[y:0] Q DO[y:0] WE WE High Reset RST High CS[2:0] LatticeXP sysmem UG
7 (RST) RAM EBR CS EBR 3 CS MSB 8 8 EBR PFU (EBR ) EBR 18,432 RAM (x) (y) LatticeXP2 16K [MSB:LSB] 16K x 1 DI DO AD[13:0] 8K x 2 DI[1:0] DO[1:0] AD[12:0] 4K x 4 DI[3:0] DO[3:0] AD[11:0] 2K x 9 DI[8:0] DO[8:0] AD[10:0] 1K x 18 DI[17:0] DO[17:0] AD[9:0] 512 x 36 DI[35:0] DO[35:0] AD[8:0] 10-4 (RAM_DQ) IPexpress GUI A 10-4 LatticeXP2 RAM IPexpress Address depth 16K, 8K, 4K, 2N, 1K, 512 YES Data Width 1, 2, 4, 9, 18, 36 1 YES Enable Output Registers ( ) NOREG, OUTREG NOREG YES Enable GSR / ENABLE, DISABLE ENABLE YES Reset Mode ASYNC, SYNC ASYNC YES Memory File BINARY, HEX, ADDRESSED Format HEX YES Write Mode / NORMAL, WRITETHROUGH NORMAL YES Chip Decode Init Value Select 0b000, 0b001, 0b010, 0b011, 0b100, 0b101, 0b110, 0b111 0x xFFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFFFFFFFF FFFFFFFFFFF 0b000 0x RAM RAM_DQ NORMAL WRITE THROUGH NO NO LatticeXP sysmem UG
8 Q RAM RAM 10-6 RAM NORMAL 10-7 RAM NORMAL LatticeXP sysmem UG
9 10-8 RAM WRITE THROUGH 10-9 RAM WRITE THROUGH LatticeXP sysmem UG
10 (True) RAM (RAM_DP_TRUE) EBR True-Dual Port RAM RAM_DP_TRUE LatticeXP2 EBR IPexpress EDIF Verilog-HDL VHDL IPexpress RAM_DP_TRUE EBR 1 EBR 1 EBR EBR RAM 10-5 IPexpress EBR RAM_DP_TRUE 10-5 EBR EBR ClockA, ClockB CLKA, CLKB A/ B ClockEnA, ClockEnB CEA, CEB A/ B High AddressA, AddressB ADA[x1:0], ADB[x2:0] A/ B DataA, DataB DIA[y1:0], DIB[y2:0] A/ B QA, QB DOA[y1:0], DOB[y2:0] A/ B WEA, WEB WEA, WEB A/ B High ResetA, ResetB RSTA, RSTB A/ B High CSA[2:0], CSB[2:0] (RST) RAM EBR CS EBR 3 CS MSB 8 8 EBR PFU (EBR ) LatticeXP sysmem UG
11 EBR 18,432 RAM (x) (y) LatticeXP2 16K A B A B A [MSB:LSB] B [MSB:LSB] 16K x 1 DIA DIB DOA DOB ADA[13:0] ADB[13:0] 8K x 2 DIA[1:0] DIB[1:0] DOA[1:0] DOB[1:0] ADA[12:0] ADB[12:0] 4K x 4 DIA[3:0] DIB[3:0] DOA[3:0] DOB[3:0] ADA[11:0] ADB[11:0] 2K x 9 DIA[8:0] DIB[8:0] DOA[8:0] DOB[8:0] ADA[10:0] ADB[10:0] 1K x 18 DIA[17:0] DIB[17:0] DOA[17:0] DOB[17:0] ADA[9:0] ADB[9:0] 10-7 Memory(RAM_DP_TRUE) IPexpress GUI A 10-7 LatticeXP2 RAM IPexpress Port A Address depth A 16K, 8K, 4K, 2K, 1K YES Port A Data Width A 1, 2, 4, 9, 18 1 YES Port B Address depth B 16K, 8K, 4K, 2K, 1K YES Port B Data Width B 1, 2, 4, 9, 18 1 YES Port A Enable Output Register Port B Enable Output Register Enable GSR A ( ) B ( ) NOREG, OUTREG NOREG YES NOREG, OUTREG NOREG YES ENABLE, DISABLE ENABLE YES Reset Mode ASYNC, SYNC ASYNC YES Memory Format File BINARY, HEX, ADDRESSED HEX Port A Write Mode A Read / Write NORMAL, WRITETHROUGH NORMAL YES Port B Write Mode B Read / Write NORMAL, WRITETHROUGH NORMAL YES YES Chip Select Decode for Port A Chip Select Decode for Port B Init Value A B 0b000, 0b001, 0b010, 0b011, 0b100, 0b101, 0b110, 0b111 0b000, 0b001, 0b010, 0b011, 0b100, 0b101, 0b110, 0b111 0x xFF FFFFFFFFFFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFFFFF 0b000 0b000 0x NO NO NO LatticeXP sysmem UG
12 RAM True Dual Port RAM RAM_DP_TRUE Q WRITE Appendix A RAM RAM RAM NORMAL LatticeXP sysmem UG
13 10-12 RAM NORMAL LatticeXP sysmem UG
14 10-13 RAM WRITE THROUGH LatticeXP sysmem UG
15 10-14 RAM WRITE THROUGH RAM (RAM_DP) EBR LatticeXP2 EBR RAM RAM_DP IPexpress EDIF Verilog-HDL VHDL LatticeXP sysmem UG
16 10-15 IPexpress EBR EBR 1 EBR 1 EBR EBR RAM 10-8 EBR RAM_DP 10-8 EBR EBR RdAddress ADR[x1:0] WrAddress ADW[x2:0] RdClock CLKR WrClock CLKW RdClockEn CER High WrClockEn CEW High Q DO[y1:0] Data DI[y2:0] WE WE High Reset RST High CS[2:0] (RST) RAM EBR CS EBR 3 CS MSB 8 8 EBR PFU (EBR ) EBR 18,432 RAM (x) (y) 10-9 LatticeXP sysmem UG
17 10-9 LatticeXP2 16K A B A B A [MSB:LSB] B [MSB:LSB] 16K x 1 DIA DIB DOA DOB RAD[13:0] WAD[13:0] 8K x 2 DIA[1:0] DIB[1:0] DOA[1:0] DOB[1:0] RAD[12:0] WAD[12:0] 4K x 4 DIA[3:0] DIB[3:0] DOA[3:0] DOB[3:0] RAD[11:0] WAD[11:0] 2K x 9 DIA[8:0] DIB[8:0] DOA[8:0] DOB[8:0] RAD[10:0] WAD[10:0] 1K x 18 DIA[17:0] DIB[17:0] DOA[17:0] DOB[17:0] RAD[9:0] WAD[9:0] 512 x 36 DIA[35:0] DIB[35:0] DOA[35:0] DOB[35:0] RAD[8:0] WAD[8:0] (RAM_DP) IPexpress GUI A LatticeXP2 RAM IPexpress Read Port Address depth 16K, 8K, 4K, 2K, 1K YES Read Port Data Width 1, 2, 4, 9, 18 1 YES Write Port Address depth Write Port Data Width Write Port Enable Output Register Enable GSR 16K, 8K, 4K, 2K, 1K YES ( ) 1, 2, 4, 9, 18 1 YES NOREG, OUTREG NOREG YES ENABLE, DISABLE ENABLE YES Reset Mode ASYNC, SYNC ASYNC YES Memory File Format BINARY, HEX, ADDRESSED HEX YES Read Port Write Mode Write Port Write Mode Chip Select Decode for Read Port Chip Select Decode for Write Port Init Value Read / Write Read / Write NORMAL NORMAL YES NORMAL NORMAL YES 0b000, 0b001, 0b010, 0b011, 0b100, 0b101, 0b110, 0b111 0b000, 0b001, 0b010, 0b011, 0b100, 0b101, 0b110, 0b111 0x xFFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFFFFFFFFF 0b000 0b000 0x RAM RAM_DP RAM NO NO NO LatticeXP sysmem UG
18 10-16 RAM RAM LatticeXP sysmem UG
19 (ROM) EBR LatticeXP2 EBR ROM IPexpress EDIF Verilog-HDL VHDL ROM IPexpress IPexpress ROM EBR EBR 1 EBR 1 EBR EBR ROM ROM IPexpress ROM EBR ROM EBR Address AD[x:0] OutClock CLK OutClockEn CE High Reset RST High CS[2:0] (RST) RAM EBR CS EBR 3 CS MSB 8 8 EBR PFU (EBR ) IPexpress ROM ROM *.mem 16 Hex Addresses Hex(ORCA) LatticeXP sysmem UG
20 (ROM) ROM EBR 18,432 RAM EBR (x) (y) LatticeXP2 16K ROM ROM {MSB:LSB} 16K x 1 DOA WAD[13:0] 8K x 2 DOA[1:0] WAD[12:0] 4K x 4 DOA[3:0] WAD[11:0] 2K x 9 DOA[8:0] WAD[10:0] 1K x 18 DOA[17:0] WAD[9:0] 512 x 36 DOA[35:0] WAD[8:0] (ROM) IPexpress GUI Appendix A LatticeXP2 ROM IPexpress Address Depth 16K, 8K, 4K, 2K, 1K, 512 YES Data Width 1, 2, 4, 9, 18, 36 1 YES Enable Output Register ( ) NOREG, OUTREG NOREG YES Enable GSR ENABLE, DISABLE ENABLE YES Reset Mode ASYNC, SYNC ASYNC YES Memory File Format Chip Select Decode BINARY, ADDRESSED HEX HEX, 0b000, 0b001, 0b010, 0b011, 0b100, 0b101, 0b110, 0b111 0b000 YES NO ROM LatticeXP sysmem UG
21 10-20 ROM (FIFO, FIFO_DC) EBR FIFO LatticeECP/EC LatticeECP2/M LatticeXP MachXO (RAM_DQ) (RAM_DP) (RAM_DP_TRUE) RAM RAM (EBR) RAM isplever IPexpress FIFO FIFO_DC FIFO ( ) ( ) RdEn FIFO (FIFO) FIFO FIFO FIFO RAM FPGA FIFO Reset Clock WrEn RdEn Data Q Full Almost Full Empty Almost Empty FIFO (emlpty) FIFO LatticeXP sysmem UG
22 10-21 FIFO FIFO WrEn High Empty Almost Empty High Full Almost Full Low FIFO FIFO Empty (Low ) Almost Empty 3 ( 3) 3 Almost Empty FIFO FIFO Almost Full Full FIFO 'N' FIFO LatticeXP sysmem UG
23 Almost Full FIFO 2 FIFO N-2 Almost Full Full FIFO (Full High) Data_X FIFO RdEn High Full Almost Full FIFO FIFO Almost Empty Empty FIFO LatticeXP sysmem UG
24 FIFO FIFO 1 RdEn FIFO RdEn FIFO FIFO 1 'Q' FIFO FIFO LatticeXP sysmem UG
25 10-27 FIFO FIFO RdEn ( FIFO ) 1 RdEn High RdEn True LatticeXP sysmem UG
26 10-29 RdEn FIFO (FIFO_DC) FIFO_DC FIFO FIFO FIFO RAM FPGA FIFO_DC Reset RPReset WrClock RdClock WrEn RdEn Data Q Full Almost Full Empty Almost Empty FIFO_DC FIFO FIFO_DC RAM FPGA 2 ( ) ( ) LatticeXP sysmem UG
27 FIFO_DC 2 FIFO_DC WrClock WrEn Empty Almost Empty RdClock Full Almost Full FIFO_DC WrClock FIFO_DC (emlpty) FIFO_DC FIFO_DC FIFO_DC WrEn High Empty Almost Empty High Full Almost Full Low FIFO FIFO_DC Empty (Low ) Almost Empty 3 ( 3) 3 Almost Empty FIFO_DC FIFO_DC Almost Full Full FIFO_DC 'N' LatticeXP sysmem UG
28 10-31 FIFO_DC Almost Full FIFO_DC 2 FIFO_DC N-2 Almost Full Full FIFO_DC (Full High) Data_X FIFO_DC LatticeXP sysmem UG
29 FIFO_DC RdEn High Almost Full Full 2 FIFO_DC Almost Empty Empty FIFO_DC FIFO_DC( FIFO_DC) 1 RdEn FIFO_DC RdEn FIFO_DC FIFO_DC 1 'Q' LatticeXP sysmem UG
30 10-34 FIFO_DC FIFO_DC LatticeXP sysmem UG
31 10-36 FIFO_DC FIFO_DC RdEn ( LatticeXP sysmem UG
32 FIFO_DC ) 1 RdEn High RdEn RdEn FIFO_DC RAM (Distributed_SPRAM) PFU PFU RAM PFU 4 LUT( ) LUT IPexpress RAM IPexpress RAM PFU 4 LUT Clock ClockEn Reset LatticeXP sysmem UG
33 PFU (RdClock) (RdClockEn) IPexpress IPexpress PFU RAM PFU Clock CK ClockEn - High Reset - High WE WRE High Address AD[3:0] Data DI[1:0] Q DO[1:0] Clock Enable(ClockEn) IPexpress RAM(Distributed _SPRAM) PFU RAM LatticeXP sysmem UG
34 10-41 PFU RAM RAM (Distributed_DPRAM) PFU PFU RAM PFU 4 LUT LUT IPexpress RAM IPexpress RAM LatticeXP sysmem UG
35 PFU 4 LUT Clocks Clock Enables Reset PFU (RdClock) (RdClockEn) IPexpress PFU RAM PFU WrAddress WAD[3:0] RdAddress RAD[3:0] RdClock RdClockEn High WrClock WCK WrClockEn High WE WRE High Data DI[1:0] Q RDO[1:0] RAM(Distributed_DPRAM) PFU RAM LatticeXP sysmem UG
36 10-44 PFU RAM ROM (Distributed_ROM) PFU PFU ROM PFU 4 LUT LUT IPexpress RAM IPexpress ROM PFU 4 LUT Clock Reset PFU LatticeXP sysmem UG
37 Out Clock(OutClock) Out Clock Enable(OutClockEn) IPexpress IPexpress PFU ROM PFU Address AD[3:0] OutClock OutClockEn High Reset High Q DO ROM(Distributed_ROM) PFU ROM PFU ROM LatticeXP sysmem UG
38 SPI SPI 0 (0 0) 3 (1 1) SSPIA SI SO CLK CS LatticeXP [bit] [Byte] XP XP XP XP XP : WRITE_EN READ_TAG 20usec LatticeXP sysmem UG
39 10-19 Min. Max. f MAXSPI SPI CCLK 25 MHz t RF / Rise / Fall 20 ns t CSCLK SPI CCLK High 20 ns t SOCDO SPI CCLK Low 20 ns t SCS CSSPIN High 25 ns t SCSS CSSPIN 25 ns t SCSH CSSPIN 25 ns t STSU SPI 5 ns t STH SPI 5 ns t STVO SPI WRITE_EN 20 ns SPI WRITE_EN (1) 3 20 us t STCO SPI 0 ns t SDIS SPI 100 ns WRITE_EN READ_TAG 20usec SSPIA I/O I/O I/O sysconfig OPCODE 1 3 1, 2 READ_TAG 0x4E 5usec min. PROGRAM_TAG 0x8E 1ms min., 25ms max. ERASE_TAG 0x0E 100ms min., 1000ms max. 1. (MSB) SI 0x00 LatticeXP sysmem UG
40 LatticeXP2 (SPI) JTAG LatticeXP2 SPI EEPROM SPI SPI LatticeXP2 SPI SPI SPI / JTAG IEEE 1532 I/O SPI SPI : 1. I 2 C - SPI SPI I 2 C 2. 4 SPI 4 I/O isplever SPI SPI LatticeXP sysmem UG
41 (SI) SPI Serial Data Input ( ) (CLK) (SO) SPI Serial Data Output ( ) (CLK) (CLK) SPI Serial Clock Input / (CS) SPI Chip Select SPI Chip Select High SPI Serial Data Output (SO) Low SPI CS High Low SPI SPI SPI 4 SPI (CLK) (CS) (SI) (SO) SPI 0 (0 0) 3 (1 1) Mode 0 Mode 3 SPI SPI CLK Mode 0 CLK Low Mode 3 High SI SO CLK SPI (Opcode) n- READ_ID 0x98 0x00 0x00 0x00 (D0-D7) (D8-D15) (D24-D31) WRITE_EN 0xAC 0x00 0x00 0x00 WRITE_DIS 0x78 0x00 0x00 0x00 ERASE_TAG 0x0E 0x00 0x00 0x00 PROGRAM_TAG 0x8E 0x00 0x00 0x00 D7-D0 READ_TAG 0x4E 0x00 0x00 0x00 (D7-D0) STATUS 0x4A 0x00 0x00 0x00 (b1xxxxxxx or b0xxxxxxx) 1. (MSB) SO LatticeXP sysmem UG
42 SI 0x00 3. READ_ID 32 JTAG IDCODE SO JTAG IDCODE PROGRAM_TAG n-byte High 5. STATUS READ_ID (98h) READ_ID SO IEEE1149.1JTAG IDCODE SPI 8 READ_ID SI SO IDCODE 31 IDCODE 32 SO READ_ID WRITE_EN (ACh) WRITE_EN WRITE_EN PROGRAM_TAG ERASE_TAG STATUS 24 Low High High Low Hgh 3 WRITE_DIS LatticeXP sysmem UG
43 10-51 WRITE_EN WRITE_DIS (78h) WRITE_DIS READ_TAG READ_ID 24 Low High High Low High WRITE_DIS ERASE_TAG (0Eh) ERASE_TAG WRITE_EN ERASE_TAG 24 Low High High Low High 3 3 LatticeXP sysmem UG
44 STATUS ERASE_TAG PROGRAM_TAG (8Eh) PROGRAM_TAG WRITE_EN PROGRAM_TAG SI 24 SO FIFO 0 0 SO HIGHZ High Low High LatticeXP sysmem UG
45 10-55 STATUS PROGRAM_TAG READ_TAG (4Eh) READ_TAG SO 3 24 WRITE _EN READ_TAG SO 20 = 20 x 1/( ) 5usec 2.5MHz LatticeXP sysmem UG
46 READ_TAG SI SO READ_TAG STATUS (4Ah) STATUS WRITE_EN SO High CLK Low LatticeXP sysmem UG
47 High STATUS SPI PROM SPI DONE High SPI Low High CLK VCC Low High SPI High Low High LatticeXP sysmem UG
48 10-60 SPI SRAM JTAG SPI JTAG BSCAN (persistent) (OFF ) SPI AC 25MHz CLK 5usec VCCmin 2msec 1 5msec JTAG.VME ispvm System.VME ispvme EBR ROM RAM 0 1 ASCII IPexpress LatticeXP sysmem UG
49 16 (Hex) 16 (Addressed Hex) *.mem (<file_name>.mem) ( ) ( ) ROM RAM EBR x x16 A001 0B CE A A memfile : 16 -A0 : 03 F3 3E 4F -B2 : 3B 9F LatticeXP sysmem UG
50 A0 03 A1 F3 A2 3E A3 4F B2 3B B3 9F addr_width data_width 0 IPexpress FlashBak TM LatticeXP2 FlashBak EBR FlashBak STFA FlashBak erase-ufm-flash transfer-to-operation transfer-done FlashBak EBR IspLEVER GUI EBR RAM UFM EBR RAM STFA FlashBak EBR RAM FlashBak (SED) Always FlashBak EBR STFA FlashBak FlashBak STFA I/O STOREN storecmn I EBR UFMFAIL ufm_fail O UFMBUSYN fl_busyn O LatticeXP sysmem UG
51 : LATTICE (North America) (Outside North America) : Rev.# 1.7J Jan LatticeXP sysmem UG
52 A. DATA_WIDTH RAM FIFO DATA_WIDTH RAM REGMODE REGMODE RAM FIFO REGMODE NOREG OUTREG RESETMODE RESETMODE RAM RESETMODE 2 SYNC ASYNC SYNC ASYNC CSDECODE CSDECODE RAM EBR CS EBR EBR CS MSB CS 3 8 CSDECODE ; 000", 001", 010", 011", 100", 101", 110", 111" CSDECODE CS[2:0] RAM CSDECODE_W CSDECODE_R CSDECODE_A CSDECODE_B RAM A B WRITEMODE WRITEMODE RAM NORMAL WRITETHROUGH NORMAL WRITETHROUGH WRITEMODE_A WRITEMODE_B RAM RAM A B High Low GSR GSR RAM / LatticeXP sysmem UG
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LatticeECP/EC LatticeXP LatticeEC TM LatticeECP TM LatticeXP TM isplever EBR PFU LatticeECP/EC LatticeXP sysmem RAM(EBR) PFU RAM RAM RAM ROM EBR LUT PFU RAM RAM ROM FIFO EBR RAM PFU RAM 2 isplever IPexpress
Power Calculator
1 4... 4... 4... 5 6... 6... 6 isplever... 6... 7... 8... 8... 8 (NCD)... 9 (.vcd)... 10... 11...11... 12 Power Summary... 16 Logic Block... 19 Clocks... 20 I/O... 20 I/O Term... 21 Block RAM... 22 DSP...
Cyclone III デバイス・ファミリの メモリ・ブロック
この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください Cyclone III デバイス ファミリ (Cyclone III および Cyclone III LS デバイス ) は アルテラの Cyclone III デバイス ファミリのデザインのオンチップ メモリの要件に対応するエンベデッド
デザインパフォーマンス向上のためのHDLコーディング法
WP231 (1.1) 2006 1 6 HDL FPGA TL TL 100MHz 400MHz HDL FPGA FPGA 2005 2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,
LatticeXP ファミリ・データシート
MachXO DS1002 Version 02.5, Feb. 2007 MachXO ( ) SRAM SRAM MPU JTAG TransFR TM (TFR) 256 2280 LUT4 FF 73 271 I/O /RoHS MachXO EBR 27.6Kbits sysmem TM RAM(EBR) 7.5Kbit FIFO sysio LVCMOS 3.3/2.5/1.8/1.5/1.2
Report Template
1 3 IPexpress 4 IPexpress... 4 IPexpress... 4 Ipexpress... 5 IP/Module tree... 5 Entry... 6 IPexpress... 7 IPexpress... 10... 10 IP... 10 lpc... 12... 13 IP 14 15 2 /IP 1-1 3 IPexpress IPexpress IPexpress
Nios II 簡易チュートリアル
Nios II Ver. 7.1 2007 10 1. Nios II Nios II JTAG UART LED 8 PIO LED < > Quartus II SOPC Builder Nios II Quartus II.sof Nios II IDE Stratix II 2S60 RoHS Nios II Quartus II http://www.altera.com/literature/lit-nio2.jsp
スライド 1
isplever CLASIC 1.2 Startup Manual for MACH4000 Rev.1.0 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 1 1. Page 3 2. Lattice isplever Design Flow Page 4 3. Page 5 3-1 Page 6 3-2 Page 7 3-3 Page
スライド 1
1 1. 2 2. 3 isplever 4 5 6 7 8 9 VHDL 10 VHDL 4 Decode cnt = "1010" High Low DOUT CLK 25MHz 50MHz clk_inst Cnt[3:0] RST 2 4 1010 11 library ieee; library xp; use xp.components.all; use ieee.std_logic_1164.all;
XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices
XAPP858 (v1.1) 2007 1 9 : Virtex-5 FPGA Virtex-5 DDR2 SDRAM : Karthi Palanisamy Maria George (v1.1) DDR2 SDRAM Virtex -5 I/O ISERDES (Input Serializer/Deserializer) ODDR (Output Double Data Rate) DDR2
LatticeXP ファミリ・データシート
MachXO DS1002 Version 02.8, June 2009 DISCLAIMER Translation of Lattice materials into languages other than English is intended as a convenience for our non-english reading customers. Although we attempt
Report Template
1 ( ) 4... 4... 4 ispvm system... 5... 6... 6... 7 I/O... 7 USB... 9... 12 ( )... 14... 15 ( ) 16... 16 Dual Boot... 16 Primary Image file... 19 USERCODE/UES... 21 I/O... 22... 24 ATE... 26 SVF... 29 SVF...
R1LV0416Dシリーズ データシート
Wide Temperature Range Version 4M SRAM (256-kword 16-bit) RJJ03C0237-0100 Rev. 1.00 2007.05.24 262,144 16 4M RAM TFT 44 TSOP II 48 CSP 0.75mm 3.0V 2.7V 3.6V 55/70ns max 3µW typ V CC =3.0V 2CS 40 +85 C
R1RW0408D シリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
R1RW0416DI シリーズ
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Revision
Revision 0 Lattice Mico32 222-8561 1-6-3 1 045-470-9841 FAX 045-470-9844 ... 1... 1... 1 LatticeMico32... 2 Mico32... 3... 3... 4 Microprocessor Platform isplever Project... 5 MSB(MicoSystemBuilder)...
R1RP0416D シリーズ
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R1LV1616H-I シリーズ
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13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
MAX IIデバイスのIEEE （JTAG）バウンダリ・スキャン・テスト
3. MAX II IEEE 49. JTAG MII54-.6 PCB PCB Bed-of-nails PCB 98 Joint Test Action Group JTAG IEEE Std. 49. BST PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data Out Core
untitled
Verilog HDL Verilog HDL VerilogHDL veriloghdl / CPLD , 1bit 2 MUX 5 D,E) always) module MUX(out, a, b, sel); output out; input a, b, sel; A) IF module MUX(out, a, b, sel); output out; input a, b, sel;
Nios II ハードウェア・チュートリアル
Nios II ver. 7.1 2007 8 1. Nios II FPGA Nios II Quaruts II 7.1 Nios II 7.1 Nios II Cyclone II count_binary 2. 2-1. http://www.altera.com/literature/lit-nio2.jsp 2-2. Nios II Quartus II FEATURE Nios II
FPGAメモリおよび定数のインシステム・アップデート
QII53012-7.2.0 15. FPGA FPGA Quartus II Joint Test Action Group JTAG FPGA FPGA FPGA Quartus II In-System Memory Content Editor FPGA 15 2 15 3 15 3 15 4 In-System Memory Content Editor Quartus II In-System
「FPGAを用いたプロセッサ検証システムの製作」
FPGA 2210010149-5 2005 2 21 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i 1. 1 2. 3 2.1 HDL FPGA 3 2.2 5 2.3 6 2.3.1 FPGA 6 2.3.2 Flash Memory 6 2.3.3 Flash Memory 7 2.3.4
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SSPI Embedded System ユーザーズマニュアル Tecstar Page: 1 Agenda 1. SSPI Embedded System 概要 2. SSPI Embedded の特徴 3. Deployment Toolの起動方法について 4. SSPI Embedded 用意されているファイル 5. ソースファイルについて 6. SSPI Embedded ユーザーフロー 7.
4
I/O 2AO 0/4-20mA / DC6-18V 16Bit Ver. 1.0.0 2 750-563 Copyright 2006 by WAGO Kontakttechnik GmbH All rights reserved. 136-0071 1-5-7 ND TEL 03-5627-2059 FAX 03-5627-2055 http://www.wago.co.jp/io/ WAGO
4
I/O 2AO DC0-10V/ 10V 16Bit Ver. 1.0.0 2 750-562 Copyright 2006 by WAGO Kontakttechnik GmbH All rights reserved. 136-0071 1-5-7 ND TEL 03-5627-2059 FAX 03-5627-2055 http://www.wago.co.jp/io/ WAGO Kontakttechnik
XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO
- 5ns - f CNT 25MHz - 800~6,400 36~288 5V ISP - 0,000 / - / 36V8-90 8 - IEEE 49. JTAG 24mA 3.3V 5V PCI -5-7 -0 CMOS 5V FastFLASH XC9500 XC9500CPLD 0,000 / IEEE49. JTAG XC9500 36 288 800 6,400 2 XC9500
1
Ver.1.04 Reference Document For LCD Module Product No Documenet No 1B3GB02 SPC1B3GB02V104 Version Ver.1.04 REPRO ELECTRONICS CORPORATION Maruwa Building 2F,2-2-19 Sotokanda,Chiyoda-ku,Tokyo 1001-0021 Japan
基盤設計時資料
Rev.1.1 JTAG_Board_Design_Rev1.1.ppt Page: 1 JTAG_Board_Design_Rev1.1.ppt Page: 2 JTAG_Board_Design_Rev1.1.ppt Page: 3 JTAG_Board_Design_Rev1.1.ppt Page: 4 JTAG_Board_Design_Rev1.1.ppt Page: 5 ispjtag
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VME Embedded System ユーザーズマニュアル ~ Slim VME Embedded ~ Tecstar Page: 1 Agenda 1. VME Embedded System 概要 2. VME Embedded の特徴 3. Embedded Overview 4. VMEファイルとHEXファイルについて 5. Slim VME について 6. Deployment Toolの起動方法について
mbed祭りMar2016_プルアップ.key
1 2 4 5 Table 16. Static characteristics (LPC1100, LPC1100L series) continued T amb = 40 C to +85 C, unless otherwise specified. Symbol Parameter Conditions Min Typ [1] Max Unit Standard port pins, RESET
内部メモリ（RAMおよびROM）ユーザーガイド
Internal Memory (RAM and ROM) User Guide 101 Innovation Drive San Jose, CA 95134 www.altera.com Copyright 2011 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized
Report Template
f 1 3... 3 PC... 3... 4 12... 12 Web... 12 E-mail FAX... 17... 18 Service Pack 19 UPDATE... 19... 20 web... 21 Version 24 25... 25... 26... 27... 28 29 2 isplever7.1 for Windows isplever7.1 PC isplever7.1
PLDとFPGA
PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD
Arria GXデバイスのIEEE (JTAG)バウンダリ・スキャン・テスト
3. Arria GX IEEE 49. (JTAG) AGX523-. PCB PCB Bed-of-nails PCB 98 Joint Test Action Group (JTAG) IEEE Std. 49. (BST) PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data
IEEE (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices
4. Stratix II Stratix II GX IEEE 49. (JTAG) SII529-3. PCB PCB Bed-of-nails PCB 98 Joint Test Action Group (JTAG) IEEE Std. 49. (BST) PCB BST 4-4-. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin
R1EV5801MBシリーズ データシート
1M EEPROM (128-kword 8-bit) Ready/Busy and function R10DS0209JJ0100 Rev.1.00 131072 8 EEPROM ROM MONOS CMOS 128 2.7V 5.5V 150ns (max) @ Vcc=4.5V 5.5V 250ns(max) @ Vcc=2.7V 5.5V 20mW/MHz (typ) 110µW (max)
REVISION 2.85(6).I 1
REVISION 2.85(6).I 1 2 3 4 5 6 7 8 KDC300 ユーザーマニュアル 1.1 同梱物 本機のパッケージには 以下の物が同梱されています １ ２ ３ ４ 本体 バーコード Data Collector 1 台 USB ケーブル １本 ネックストラップ 1 本 ソフトウェアとユーザーマニュアルを含む CD-ROM １枚 KTSync - XP, Vista,Windows7,
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日本語マニュアル 第 16 章 ( 本 日本語マニュアルは 日本語による理解のため一助として提供しています その作成にあたっては各トピックについて それぞれ可能な限り正確を期しておりますが 必ずしも網羅的ではなく 或いは最新でない可能性があります また 意図せずオリジナル英語版オンラインヘルプやリリースノートなどと不一致がある場合もあり得ます 不明箇所について又は疑義が生じた場合は ラティスセミコンダクター正規代理店の技術サポート担当にお問い合わせ頂くか
HN58V256Aシリーズ/HN58V257Aシリーズ データシート
HN58V256A HN58V257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58V257A) RJJ03C0132-0600 Rev. 6.00 2007. 05. 24 HN58V256A HN58V257A 32768 8 EEPROM ROM MNOS CMOS 64 3V 2.7 5.5V 120ns (max)
HN58C256A シリーズ/HN58C257A シリーズ データシート
HN58C256A HN58C257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58C257A) RJJ03C0133-0600Z Rev. 6.00 2006. 10. 26 HN58C256A HN58C257A 32768 8 EEPROM ROM MNOS CMOS 64 5V±10% 85ns/100ns (max)
HardCopy IIデバイスのタイミング制約
7. HardCopy II H51028-2.1 Stratix II FPGA FPGA ASIC HardCopy II ASIC NRE Quartus II HardCopy Design Center HCDC Quartus II TimeQuest HardCopy II 2 DR2 TimeQuest TimeQuest FPGA ASIC FPGA ASIC Quartus II
DS90CP04 1.5 Gbps 4x4 LVDS Crosspoint Switch (jp)
1.5 Gbps 4x4 LVDS Crosspoint Switch Literature Number: JAJS984 1.5Gbps 4 4 LVDS 4 4 (LVDS) ( ) 4 4:1 4 1 MODE 4 42.5Gb/s LVDS 20010301 33020 23900 11800 ds200287 2007 12 Removed preliminary. Removed old
1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i
1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2
TOPLON PRIO操作手順
TOPLON PRIO 2004/05/24 I/O LON WAGO TOPLON PRIO 1. 1) PCC-10 S/W 2) PC 3) PCC-10 4) Windows Lon WorksR Plug n Play Apply OK 5) Visio LonMaker LonPoint 6) TOPLON PRIO 2. IO-PRO SYM TOPLON-PRIO SNVT NVI
Verilog HDL による回路設計記述
Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995
if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =
VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we
Nios® II HAL API を使用したソフトウェア・サンプル集 「Modular Scatter-Gather DMA Core」
ALTIMA Company, MACNICA, Inc Nios II HAL API Modular Scatter-Gather DMA Core Ver.17.1 2018 8 Rev.1 Nios II HAL API Modular Scatter-Gather DMA Core...3...3...4... 4... 5 3-2-1. msgdma... 6 3-2-2. On-Chip
User Manual, Anybus Communicator for DeviceNet
User Manual Anybus Communicator for DeviceNet Rev. 2.52 HMS Industrial Networks AB Germany Japan Sweden U.S.A. France Italy China + 49-721 - 96472-0 + 81-45 - 478-5340 + 46-35 - 17 29 20 + 1-312 - 829-0601
MAX191 EV J
-0; Rev ; / µ µ PART TEMP. RANGE BOARD TYPE MAXEVSYS-DIP 0 C to +0 C Through-Hole MAXEVKIT-DIP 0 C to +0 C Through-Hole 0CMODULE-DIP 0 C to +0 C Through-Hole Evaluates: MAX Maxim Integrated Products Evaluates:
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic
HN58X2502/HN58X2504I
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NE エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
...5...6...7...8...9...10...12...12...12...18...21...23...23...23...24...24...24...24...25...26...26...26...27...33...33...33...33...33...34...35...36
REVISION 2.85(6).H ...5...6...7...8...9...10...12...12...12...18...21...23...23...23...24...24...24...24...25...26...26...26...27...33...33...33...33...33...34...35...36...36...36...37...38...39 2 ...39...42...42...42...43...43...44...45...46...46...47...48...48...49...50...51...52...53...55...56...56...58...60...62...64...66...68...68...69...71...71...71...71...72...72...73...74...74...74...74
microSTATION Operation guide
J 2 - ii iii iv 1 1 2 4 7 8 9 10 11 1 5 6 3 2 10 15 9 11 12 13 14 3 7 6 5 4 3 2 1 4 5 PROGRAM OSC 1 MS1 (Multisample) Drum Kit MS2 (Multisample) MS3 (Multisample) Insert / Master / Total Effect IFX 1 MFX
untitled
EPX-64S Rev 1.2 1.. 3 1.1.......... 3 1.2....... 3 1.3....... 4 1.4... 4 1.5... 4 2........ 5 2.1.... 5 EPX64S_GetNumberOfDevices........ 5 EPX64S_GetSerialNumber........ 6 EPX64S_Open....... 7 EPX64S_OpenBySerialNumber
ネットリストおよびフィジカル・シンセシスの最適化
11. QII52007-7.1.0 Quartus II Quartus II atom atom Electronic Design Interchange Format (.edf) Verilog Quartus (.vqm) Quartus II Quartus II Quartus II Quartus II 1 Quartus II Quartus II 11 3 11 12 Altera
Chip PlannerによるECO
13. Chip Planner ECO QII52017-8.0.0 ECO Engineering Change Orders Chip Planner ECO Chip Planner FPGA LAB LE ALM ECO ECO ECO ECO Chip Planner Chip Planner ECO LogicLock Chip Planner Quartus II Volume 2
Lab GPIO_35 GPIO
6,GPIO, PSoC 3/5 GPIO HW Polling and Interrupt PSoC Experiment Lab PSoC 3/5 GPIO Experiment Course Material 6 V2.02 October 15th. 2012 GPIO_35.PPT (65 Slides) Renji Mikami Renji_Mikami@nifty.com Lab GPIO_35
DAC121S101/DAC121S101Q 12-Bit Micro Power, RRO Digital-to-Analog Converter (jp)
DAC121S101 DAC121S101/DAC121S101Q 12-Bit Micro Power, RRO Digital-to-Analog Converter Literature Number: JAJSA89 DAC121S101 12 D/A DAC121S101 12 D/A (DAC) 2.7V 5.5V 3.6V 177 A 30MHz 3 SPI TM QSPI MICROWIRE
VM-53PA1取扱説明書
VM-53PA1 VM-53PA1 VM-53 VM-53A VM-52 VM-52A VM-53PA1 VM-53PA1 VM-53A CF i ii VM-53 VM-53A VM-52 VM-52A CD-ROM iii VM-53PA1 Microsoft Windows 98SE operating system Microsoft Windows 2000 operating system
? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31
Stratix IIIデバイスの外部メモリ・インタフェース
8. Stratix III SIII51008-1.1 Stratix III I/O R3 SRAM R2 SRAM R SRAM RII+ SRAM RII SRAM RLRAM II 400 MHz R Stratix III I/O On-Chip Termination OCT / HR 4 36 R ouble ata RateStratix III FPGA Stratix III
R1RP0416DIシリーズデータシート
Wide Temperature Version 4M High Speed SRAM (256-kword 16-bit) データシート RJJ03C0097-0201 Rev.2.01 概要 R1RP0416DI シリーズは 256k ワード 16 ビット構成の 4M ビット高速スタティック RAM です CMOS(6 トランジスタメモリセル ) プロセス技術を採用し, 高密度, 高性能, 低消費電力を実現しました
DS90LV V or 5V LVDS Driver/Receiver (jp)
DS90LV019 DS90LV019 3.3V or 5V LVDS Driver/Receiver Literature Number: JAJS563 DS90LV019 LVDS 1 / DS90LV019 Low Voltage Differential Signaling (LVDS) 1 CMOS / DS90LV019 EIA-644 IEEE1596.3 (SCI LVDS) 2
プロセッサ・アーキテクチャ
2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface
2
REVISION 2.85(6).I 2 3 4 5 8 24 32 37 83 87 88 88 89 90 1 91 1 6 7 8 KDC200 ユーザーマニュアル 1.1 同梱物 本機のパッケージには 以下の物が同梱されています １ ２ ３ ４ 本体 バーコード Data Collector 1 台 USB ケーブル １本 ネックストラップ 1 本 ソフトウェアとユーザーマニュアルを含む CD-ROM
RMWV3216A Series Datasheet
32Mbit 低 消 費 電 力 SRAM (2M word 16bit) R10DS0259JJ0100 Rev.1.00 概 要 RMWV3216A シリーズは 2,097,152 ワード 16 ビット 構 成 の 32M ビットスタティック RAM です Advanced LPSRAM 技 術 を 採 用 し 高 密 度 高 性 能 低 消 費 電 力 を 実 現 しております したがって RMWV3216A
ATLAS 2011/3/25-26
ATLAS 2011/3/25-26 2 LHC (Large Hadron Collider)/ATLAS LHC - CERN - s=7 TeV ATLAS - LHC 1 Higgs 44 m 44m 22m 7000t 22 m 3 SCT( ) SCT(SemiConductor Tracker) - - 100 fb -1 SCT 3 SCT( ) R eta=1.0 eta=1.5
VHDL
VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21
Page 1
... 1... 3... 4... 6 0100... 8 0102... 11 0103 FTP... 12 0105... 13 0109... 14... 15 0130... 16 0150 STD... 17 0154 TXT... 18 0170... 19 0180 1... 20 0190 2... 21 0196 3... 22 0200... 23 0300... 24 0500
AN 100: ISPを使用するためのガイドライン
ISP AN 100: In-System Programmability Guidelines 1998 8 ver.1.01 Application Note 100 ISP Altera Corporation Page 1 A-AN-100-01.01/J VCCINT VCCINT VCCINT Page 2 Altera Corporation IEEE Std. 1149.1 TCK
7 シリーズ FPGA ライブラリ ガイド (HDL 用)
UG768 (V 13.3) 2011 年 10 月 26 日 Xilinx is disclosing this user guide, manual, release note, and/or specification (the Documentation ) to you solely for use in the development of designs to operate with
MSM514400E/EL
1 1,08,576-Word x -BiYNAMIC RAM : 2001 1 CMOS 1,08,576 2 CMOS 26/20 SOJ 26/20 TSOP L!"1,08,576!"5V 10%!" : TTL!" : TTL!" : 1,02 16ms 1,02 128ms L-!"!"CAS RAS RAS!"!" : 26/20 300mil SOJ (SOJ26/20-P-300-1.27)
Design at a higher level
Meropa FAST 97 98 10 HLS, Mapping, Timing, HDL, GUI, Chip design Cadence, Synopsys, Sente, Triquest Ericsson, LSI Logic 1980 RTL RTL gates Applicability of design methodologies given constant size of
N12866N2P-H.PDF
16Mx64bits PC133 SDRAM SO DIMM Based on 16Mx16 SDRAM with LVTTL, 4 banks & 8K Refresh (16M x 16bit) /. / 1 A0 ~ A12 BA0, BA1 CK0, CK1 CKE0 /S0 /RAS /CAS /WE DQM0 ~ DQM7 DQ0 ~ DQ63 SA0~2 SDA SCL VCC 3.3
HardCopy IIIデバイスの外部メモリ・インタフェース
7. HardCopy III HIII51007-1.0 Stratix III I/O HardCopy III I/O R3 R2 R SRAM RII+ RII SRAM RLRAM II R HardCopy III Stratix III LL elay- Locked Loop PLL Phase-Locked Loop On-Chip Termination HR 4 36 HardCopy
CM1-GTX
CM1-GTX000-2002 R R i R ii 1-1 1-2 1-3 Process Variables Process Variables Pressure Output Analog Output Sensor Temp. Lower Range Value (0%) Upper Range Value (100%) Pressure Pressure Chart Pressure
cpu2007lectureno2.ppt
Cache Cache Cache cache cache 17.10.2007 1 17.10.2007 2 Cache Register:FF circuits Cache:Bipolar,CMOS SRAM Main Storage:SRAM,DRAM Disk Cache:DRAM 17.10.2007 3 SRAM Cell Structure (1 bit) 17.10.2007 4 temporal
2.5. Verilog 19 Z= X + Y - Z A+B LD ADD SUB ST (X<<1)+(Y<<1) X 1 2 LD SL ST 2 10
2.5. Verilog 19 Z= X + Y - Z A+B LD 0 0001 0000 ADD 1 0110 0001 SUB 2 0111 0010 ST 2 1000 0010 (X
untitled
AWG-50 Rev 6.5 1 4 2 5 3 5 4 6 4.1 6 4.2 6 4.3 7 4.4 7 4.5 8 4.6 8 4.7 8 4.8 9 5 CD-ROM 10 6 11 6.1 11 6.1.1 Windows 10 11 6.1.2 Windows 8 8.1 12 6.1.3 Windows 7 13 6.1.4 Windows Vista 14 6.1.5 Windows
LM9822 3 Channel 42-Bit Color Scanner Analog Front End (jp)
LM9822 LM9822 3 Channel 42-Bit Color Scanner Analog Front End Literature Number: JAJS680 LM9822 3 42 LM9822 AFE CIS CCD CDS / LM9822 14 6MHz ADC 600 / CCD CDS CCD CIS TTL/CMOS 14 6MHz 5V 5% I/O 3.3V 10%
quattro.PDF
Quattro USB Audio Interface 2 M-AUDIO 3 Windows Windows 98 SE/ Windows ME/ Windows 2000/ Windows XP Platinum III 500MHz/ 96kHz Platinum II 400MKz/ 48kHz 128MB RAM / 96kHz 64MB RAM/ 48kHz Macintosh USB
HyRAL®FPGA設計仕様書
HyRAL Encryption FPGA HyRAL FPGA 2009/12/ 13 2 2010/01/11 3. FPGA 3.1. Const1, 2,3 3.3.ciphergen 3.3.6. 3.4. Decrypt 4 3 2010/01/26 1. i 1.... 1 2.... 1 2.1. FPGA... 1 2.2.... 1 2.3.... 1 2.4. IP... 1
Stratix IIデバイス・ハンドブック Volume 1
3. & SII51003-4.0 IEEE Std. 1149.1 JTAG Stratix II IEEE Std. 1149.1 JTAG BST JTAG Stratix II Quartus II Jam.jam Jam Byte-Code.jbc JTAG Stratix II JTAG BST IOE I/O JTAG CONFIG_IO I/O Stratix II JTAG Stratix
Axiom_AIR_49_-_UserGuideJP_-_v1.0
[ WEB ] [ MAIL ] USB MIDI IN MIDI OUT R L R L VOL 3 2 4 5 1 4 8 5 7 3 3 2 2 1 6 B D A C E G F F F F F F 1 2 3 4 5 6 7 8 Appendix MIDI Mode: Messages and Sub-Parameters Modulation Wheel, Fader,
ADC121S Bit, ksps, Diff Input, Micro Pwr Sampling ADC (jp)
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2 3 4 5 6 7 8 9 10 Bold face Enter Ctrl Tab BS Del Typewriter face RT105i RT300i RT140p RT140f RT140i RT140e RT105i RT300i 11 RARP 9600 bit/s 8 http://www.rtpro.yamaha.co.jp/ ftp.rtpro.yamaha.co.jp 12
1, Verilog-HDL, Verilog-HDL Verilog-HDL,, FPGA,, HDL, 11, 1 (a) (b) (c) FPGA (d) 2 10,, Verilog-HDL, FPGA, 12,,,, html % netscape file://home/users11/
1 Kazutoshi Kobayashi kobayasi@ieeeorg 2002 12 10-11 1, Verilog-HDL, Verilog-HDL Verilog-HDL,, FPGA,, HDL, 11, 1 (a) (b) (c) FPGA (d) 2 10,, Verilog-HDL, FPGA, 12,,,, html % netscape file://home/users11/kobayasi/kobayasi/refresh/indexhtml,,
5 2 5 Stratix IV PLL 2 CMU PLL 1 ALTGX MegaWizard Plug-In Manager Reconfig Alt PLL CMU PLL Channel and TX PLL select/reconfig CMU PLL reconfiguration
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MOTIF XF 取扱説明書
MUSIC PRODUCTION SYNTHESIZER JA 2 (7)-1 1/3 3 (7)-1 2/3 4 (7)-1 3/3 5 http://www.adobe.com/jp/products/reader/ 6 NOTE http://japan.steinberg.net/ http://japan.steinberg.net/ 7 8 9 A-1 B-1 C0 D0 E0 F0 G0
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