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りさこよしなが
5 years ago
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1 平成 17 年度前期大学院情報デバイス工学特論第回 CMOSFET の更に進んだ特性中里和郎

2 NMOSFET 基本直流特性 N V S V G V D W L P V B N 線形領域 VGS VT > VDS 1 I = β V V V V + V 飽和領域 ( ) ( 1 λ ) D GS T DS DS DS VDS > VGS VT > β I = V V +λv 0 ( ) ( 1 ) D GS T DS V S V G V B V D ソースドレインの内電位の低い方をソースと定義するソースドレインは構造上同じであるが動作上では大きく異なる理想トランジスタモデル WμnC β = L V V ox = V + φ + T fb F =Φ χ φ fb M F qn ε E C ( φ V ) A S F BS C E q i ox

3 寄生素子 Source Gate ゲート酸化膜 Drain R G Gate n + n + C GS C GD Source R S R D Drain C SB C GB C DB Body Body

4 寄生抵抗 Gate Source R S C GS R G C GD R D Drain ( ) V = V + I R + R DS DS D S D V = V + I R GS GS D S C SB C GB C DB 本来のトランジスタにかかる電圧 Body I D 本来の特性 I D ΔI β RI 3/ D S D ΔI β RI 3/ D S D ( ) Δ V = I R + R DS D S D Δ V = I R GS D S V DS V GS R D R S R G : 線形領域で重要 : すべての領域で重要 : 交流で重要

5 測定データから寄生抵抗を求める方法飽和領域を用いる方法 Sanchez et al (00) I D V VGS GS I 0 DdVGS I D ( β ) V V I I GS T D D V GS =V DS V T 傾き = β R S I D V GS =V DS 線形領域を用いる方法加藤 (1997) V DS I D V DS ~ 0.0V 傾き = 1/β R D +R S ( V V I R ) 1 GS T D S データが直線に乗るように R S, V T を定める

6 Gate 寄生容量 C GS R G C GD C GC ( フリンジ容量 C GSO, C GDO を除く ) の成分 Source R S C SB C GB Body C DB R D Drain WLC ox WLC ox 3 WLC ox C GC C V > 0 GS DS C GB Subthreshold 領域 C GSO C GC C GDO V T C GD V T +V DS V GS N 線形領域 N P P N N 反転層空乏層 WLC ox 3 WLCox C GC C GS C GD 1 V GS > V T VDS V V GS T 飽和領域 N P N C C GS GD 1 X = WLCox 1 3 X 1 = WLCox 1 3 X V DS X = V GS V T

7 OFF 電流 4.E-04 電子ホール対形成による電流 3.E-04 source drain I D [A].E-04 1.E-04 Subthershold 電流領域 E C E V -R J n I OFF I D [A] 0.E E E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-1 1.E-13 1.E-14 1.E OFF 電流 V GS [V] J = qr IOFF n q RdV R : 単位体積単位時間あたりの再結合数 R : 単位体積単位時間あたりの対形成数

8 E Shockley-Read-Hall (SRH) 再結合 E C E T phonon k E T E V cnn ( 1 f ) n T T n T T en f p T T c pn f en ( 1 f) p T T f T : トラップに電子がある確率電子減少率 =ホール減少率 ( 1 ) R = c nn f e N f n T T n T T ( 1 ) = c pn f e N f p T T p T T 熱平衡では更に ( 詳細釣り合いの法則 ) N T : トラップ密度 ( 1 ( )) = ( ) ( ) = ( 1 ( )) cnn f E e N f E n T T n T T c pn f E e N f E p T T p T T f ( E) = ( E E )/ e F 1 kt c c = σ v n n th = σ v p p th σ n, σ p : 散乱断面積 + 1 * v th : 熱速度 = 3kT m f T = cn+ e n c n+ c p+ e + e n p n p p e = c ne n n i ( ) E E kt T i ( ) E E kt T i e = c ne p p i cc np ee n p n p R = NT cn n + c p p + e n + e p R = τ np n i E E kt E E kt p i n i ( T i) ( T i) ( n+ ne ) + τ p+ ne τ ( ) ( ) 1 7 = Nc 10 s ( ) 1 7 τ = Nc 10 p T p n T n s

9 SRH による OFF 電流 ( 暗電流 ) OFF 領域ゲート直下すべてに空乏層が形成 n p 0 R = c e nn i T 1 ( ET Ei) kt 1 ( ET Ei) kt p + cn e I = qn N i T OFF 1 ( ET Ei) kt 1 ( ET Ei) kt cp e + cn e dv c n ~ c p 1. I OFF = cosh qcn N i T ( ) ET Ei kt バンドギャップ中央 ( E i ) におけるトラップの寄与が最も大きい dv 1/cosh(x) 深い準位 (deep level) (E T -E i )/kt

10 電界効果 (trap-assisted band-to-band tunneling) E C 電界によりバリヤ幅が小さくなる Donor 型トラップ Acceptor 型トラップ trap トラップ電荷の Coulomb ポテンシャルによりバリヤ高さが小さくなる E V 電気的中性トラップは正に帯電 e n : Coulomb well e p : Dirac well 電気的中性トラップは負に帯電 e n : Dirac well e p : Coulomb well i R= N ( T i) n ne p ne ( T i) + + AT E E kt E E kt i i c Coul ( χ ) np n + +Γ c +Γ Dirac ( 1 ) p F p n n + i N n ne ( ) + p + ne Dirac ( 1 ) np n ( ) DT ET Ei kt ET Ei kt i i + c +Γ c χ +Γ Coul ( ) p p n F n χ F e ΔE kt 3 Δ = Γ (,, ) = exp 1 ( ) fp = Efp q qf πε S * 3 Coul ΔE ΔE fp 4 m n nδe n Γ n =Γ,, kt ΔEn 3q E * 3 Dirac ΔE 4 m n nδe n Γ n =Γ,0, kt 3q E * 3 ΔE 4 p ΔE m Coul fp pδe p Γ p =Γ,, kt Δ E p 3q F * 3 ΔE 4 m Dirac p pδe p Γ p =Γ,0, kt 3q F { } abk a 1 au Ku bu 53 du b Δ En = EC ET Δ Ep = ET EV F : 電界の絶対値 ( エネルギー E と区別するため F を使う )

11 バンド間トンネル y 電界小 : トラップを介したバンド間トンネル (trap-assisted band-to-band tunneling) x ゲートドレインのオーバーラップ領域電界大 : バンド間トンネル (band-to-band tunneling) Si : 間接遷移フォノン過程が伴う酸化膜 R = σ BF e F 0 F ゲート σ = 5/ F 0 = 1.9 x 10 7 V/cm B = 4 x cm -1/ V -5/ s -1 (Hurkx et al. 199) x y

12 GIDL (Gate Induced Drain Leakage) 電流 I D [A/μm] 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-1 1.E-13 1.E-14 Simulation (L=0.13μm, t ox =4nm) V DS = 3V V GS [V] no electron-hole generation trap-assisted band-to-band tunneling band-to-band tunneling total

13 Auger 再結合 E C E V ( ) ( ) R = an np n + a p np n n i p i 3 キャリヤプロセス a n ~ 8.3 x 10-3 cm 6 /s a p ~ 1.8 x cm 6 /s

14 電界による移動度の劣化傾き = μ n 飽和速度 v S = 8E 3π m p * 電子エネルギー > 光学フォノンエネルギー (Ep~0.063eV) になると電子が光学フォノンを励起して電子速度が一定値に収束飽和速度を起こす電界 E C ~ 10 4 V/cm 電子 ~ 5 x 10 4 V/cm ホール電子の方が飽和速度に達しやすい垂直方向の電界 (E x ) 増加反転層の厚さが減少界面散乱 ( ラフネス ) 界面電荷とのCoulomb 相互作用移動度の低下増大

15 速度飽和を考慮したドレイン電流の式 μ n μ μ 1+ v n0 ( E) = n0 sat E μ n ( E) = μn0 n ( ) v= μ E E = v sat E 小 E 大 dv n0 = μ ( ) In = W Cox( VGS VT V) In W ncox VGS VT V dy μ μ 1+ v n0 sat dv dy dv dy 線形領域飽和領域の電流は D = 0 V I Dsat D Wμ C 1 I = V V V V ( ) n0 ox D GS T DS DS μ n0 L+ V DS vsat I V DS 1 1 n GS T vsatl ( 最大値 ) から決まる V V V V = μ μ v L = 1 Wμn0C L GS T GS T ox V Dsat n0 ( V V ) + ( VGS VT ) sat

16 ホットエレクトロン効果 E C E V ソース電子は高エネルギー状態ホットエレクトロン kt e = <E> ドレイン高エネルギーの電子ゲート酸化膜へのキャリヤ注入 Impact ionization 閾値シフト絶縁破壊ドレイン - ソース間 breakdown

17 Impact Ionization E C エネルギーのバランス E V E g 電子が電界により加速されてエネルギーを得る電子が散乱 ( フォノン ) によりエネルギーを失う電界が強くなると電子のエネルギーが E g ( バンドギャップ ) を超え impact ionization が起こる電子ホール対形成率 G = α J + α J 電子 1 個電子個 +ホール1 個 n n p p α n, α p : impact ionization 係数 α n bn E bp = ae n α p = ae p E 電子ホール F (V/cm) <.4x x10 5 < a n (cm -1 ).6x x x10 5 b n (V/cm) 1.43x x x10 6 a p (cm -1 ).0x x10 5 b p (V/cm) 1.97x x10 6

18 ホットエレクトロン注入 DAHC Drain Avalanche Hot Carrier injection CHE Channel Hot Electron injection SHE Substrate Hot Electron injection SGHE Secondary Generated Hot Electron injection

19 信頼性ワイブル確率分布表示経時絶縁破壊 TDDB(Time Dependent Dielectric Breakdown) ホットキャリヤによる特性変動初期破壊 : 酸化膜の局所的な欠陥真性破壊 : 酸化膜に注入されたキャリヤが酸化膜にダメージを与えトラップを形成

20 耐圧 (Breakdown Voltage) Avalanche Breakdown (Bipolar Breakdown) S G D 1 チャンネルホットエレクトロン n + n Impact ionization ホールが基板に流れる I SUB B 4 基板電流により内部基板の電位が上昇 I D (5mA/div) V GS 5 6 ソース基板間ダイオードが順方向バイアスされるダイオードを通して電子が基板に入りドレインに引き込まれる V DS (V/div) Breakdown

21 スケーリング電界 = 一定物理量記号 fact or 長さ t ox, L, W 1/K 電圧 V 1/K N A 基板濃度素子電流素子容量素子遅延時間 I C t d K 1/K 1/K 1/K 素子消費電力 P d 1/K 問題 Subthreshold 係数縮小不可抵抗 R K 時定数電流密度 j K electromigration 素子数 / チップゲート遅延 (ns) 電源電圧 (V) チャンネル長 (μm) t ox (nm) /K x x

22 短チャンネル効果閾値 V T 閾値 V T チャンネル長 L ドレイン電圧 V DS ソース拡散層による空乏層 N + N + ゲートによる空乏層ドレイン拡散層による空乏層 N + N + punchthrough Drain Induced Barrier Lowering (DIBL) 障壁小 V DS 大 L 小

23 狭チャンネル効果閾値 V T V Q BT T = Vfb + φ F Cox Q BT は単位面積当たりの ( 最大 ) 空乏層電荷 Q BT <0 (NMOS の場合 ) ゲート幅 W 空乏層ゲート幅 W フリンジの空乏層電荷の比重が大きくなる Q BT QWL + = Q L = Q + Q WL W B W W B Q BT, Q B, Q W < 0

24 LDD (lightly doped drain) SiO ドレイン側の電界緩和リンインプラソース N + ゲート N ドレイン N + ホットエレクトロン効果の緩和 GIDL 低減 N N SiO SiO LDD 無 LDD 有 E y [V/cm] -4.E+05-3.E+05 -.E+05-1.E+05 0.E+00 LDD 無 LDD 有 y [μm] N + 砒素インプラ N +

25 ポケット (Halo) N N + ゲート P + N N + P 基板ソースドレインの近くに P + を入れることによりショートチャンネル効果を抑制ポケット有ポケット無 ΔV T / ΔV DS Huang et al (004)

26 ゲート酸化膜を通した伝導 E F φb V ox thermionic emission 電流 (RLD:Richardson-Laue-Dushman) Fowler-Nordheim トンネル電流 j = mqk T 3 π qeox j = e 16π φ b e φb kt 4 mqφ 3 E ox 3 b E ox V = t ox ox E F φ b V ox 直接トンネル電流 j = qe 16π 3 b 4 mqφ 1 1 ox 3 Eox e φb 3 { ( Vox φb ) }

27 ゲート電流 Tox が薄くなると直接トンネル領域に入る Gupta 1997

28 High-k ゲート絶縁膜 Lo et al dielectric permitivity band gap (ev) Ec barrier SiO Si3N AlO TiO TaO YO LaO HfO ZrO ZrSiO HfSiO ゲート酸化膜厚さ t ox 減少ゲートリーク電流 ( トンネル電流 ) 増大 C ox ε = t ox ox 10-1 A 0.1μmx0.1μm t ox を小さくする代わりに誘電率の大きな材料を使用

29 ゲート材料多結晶 Si 空乏化実効的に t ox が厚く見える空乏層電荷による散乱移動度低下 PMOSFET でゲートから基板にボロンの突き抜けが起こる High-k ゲート絶縁膜と多結晶 Si の相性が悪い理想的には金属ゲート n+ polysige p+ polysige nmos ゲート用真空準位 n+ polysi p+ polysi E C E V 4.05eV 5.17eV pmos ゲート用 Nb Al Ta Mo Zr V Ti TaN Re Ir Pt RuO Co W Os Cr Ru Rh Au Pd Ni その他 WN x, TN x 多くのシリサイド

30 ソフトエラー誤動作 ( 主にメモリ ) 1978 年パッケージバンプからの α 線 (He ++ ) 1996 年宇宙線中性子 ~ 0 個 /cm h LSI の誤動作率 < 1000 FIT (114 年に 1 回のエラーまで許容 ) 1FIT (failures in time) = 10-9 エラー / hour 少数キャリヤ収集電子空乏層ホール Q DF Q F Q D N + Funneling 多数キャリヤによる電界 P 基板 Q D +Q F ~100ps Q DF t 電荷発生量 10~100 fc/μm Q ~ 10 fc t ~ 10 ps I ~ 1 ma キープしている情報が破壊

31 SOI (silicon on insulator) D N + N + 埋め込み酸化膜 D < W max = 最大空乏層幅 D > W max 完全空乏型 Fully-depleted 部分空乏型 Partially-depleted 利点 : 寄生容量の低減欠点 : 基板浮遊効果発熱熱伝導率 (W/Km) Si 140 SiO 1.1 ホール蓄積効果完全空乏型理想的な subthreshold 係数閾値を基板濃度で設定できない ( ゲート材料の仕事関数で設定 ) 部分空乏型閾値を基板濃度で設定可能基板浮遊効果が大きくなる発熱による電流減少

32 SOI 基板浮遊効果基板が接地されていない N + N + ホール蓄積埋め込み酸化膜基板電位が定まらない閾値が定まらない Wei, Sherony, Antoniadis IEEE ED45,430,1998

33 SOI Dynamic Pass Gate Leakage V CC 0 V V CC 0 V 0 V V CC N + N + 蓄積層埋め込み酸化膜 V S = V CC 0 N + N + 埋め込み酸化膜 V GS = V CC I n ホールが抜けるまでバリヤが上がらないホール蓄積 I p MOS 効果バリヤ低下 subthreshold 電流 Bipolar 効果 I D ~ h FE I p 1~10 ns 後定常状態通常の MOS であれば基板電極からホールが直ちに抜き取られる

34 ひずみ Si Si SiO SiGe SiGe 引張りひずみ strained Si n + n + p - relaxed Si 1-x Ge x p - graded buffer Si 1-y Ge y y = 0 x P-Si substrate ゲート界面は Si 少ない界面準位 SiO の形成 Si 結晶ひずみバンド構造変化フォノン散乱有効質量移動度半導体 MIRAI

35 3 次元チャンネル構造平面積が同じままでゲート幅 W をかせぐゲート電位の影響を大きくする ( サブスレッショルド係数 ) Double-gate FIN-FET Tri-gate Surrounding gate ゲート n + ゲート酸化膜ゲート Si SiO 日立 UC Berkeley Intel 東芝 n + Si 基板縦型構造の問題点 LDD 構造が困難

36 レポート () 1. 相互コンダクタンスに対する速度飽和と寄生抵抗の影響について論じ相互コンダクタンスを V GS の関数としてプロットせよ. 微細化した LSI において消費電力の増大が問題になっているその原因および解決策について論ぜよ

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PowerPoint Presentation 半導体電子工学 II 神戸大学工学部電気電子工学科 12/08/'10 半導体電子工学 Ⅱ 1 全体の内容日付内容 ( 予定 ) 備考 1 10 月 6 日半導体電子工学 I の基礎 ( 復習 ) 11/24/'10 2 10 月 13 日 pn 接合ダイオード (1) 3 10 月 20 日 4 10 月 27 日 5 11 月 10 日 pn 接合ダイオード (2) pn 接合ダイオード (3)